基于FPGA的秒表(源程序),使用的是vhdl语言,次要是源程序,可以直接使用,正确的程序
2021/4/2 4:37:08 35KB 基于FPGA的秒表(源程序)
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本书采用流行的数学法,从计算机组成和设计向下至更精细的层次,详细展示了如何用Verilog和VHDL构建MIPS微处理器。
本书为学生提供了一个很好的机会,使他们可以在现代FPGA上进行大型的数字设计,既能增长学生的专业知识,又能启发学生运用所学知识去解决实际问题。
书中通过大量示例来协助读者加深对关键概念和技术的理解和记忆。
2016/6/25 22:07:18 30.98MB 计算机体系 数字设计 组成原理
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计划一个多功能的1位加法器,有控制信号M、S2、S1、S0。
当M=1,做算术运算:在S2、S1、S0的控制下能完成两个1位二进制数A、B的以下算术运算:A加B,A加1,A加B加低位来的进位,B加1,A加,A加0,A加A,A加加1。
当M=0,做逻辑运算:在S2、S1、S0的控制下能完成两个1位二进制数A、B的以下逻辑运算:A+B,AA+B,A·B等。
2020/9/23 16:10:27 879B vhdl 加法器
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eda中课件关于可控脉冲发生器的计划
2015/3/13 1:23:58 3.28MB EDA
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自动售货机-VHDL源代码及报告(东南大学课程计划)
2015/5/26 2:19:15 293KB 自动售货机 VHDL源代码 东南大学
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计算机组成原理课程设计——使用硬连线控制器的CPU设计,其中的VHDL言语代码
2020/8/7 7:54:03 8KB VHDL 控制器 CPU
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基于VHDL言语的3位数字频率计含报告VHD文件
2020/10/25 21:57:40 165KB 基于VHDL语言 3位
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EDA实验报告第一次_时序逻辑电路的VHDL计划_组合逻辑电路的VHDL计划.docEDA实验报告第一次_时序逻辑电路的VHDL计划_组合逻辑电路的VHDL计划.doc
2016/7/3 14:47:40 236KB EDA VHDL verlog FPGA CPLD
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27个FPGA实例源代码,平均0.5分而已,次要是VHDL编程基础实例,对于FPGA学者你值得下载。
2017/5/22 9:26:42 1.22MB VHDL EDA
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ACtiveHDL是一款很不错的仿真工具,界面十分敌对,很像vc。
网上流传很广的那个vhdl和verilog的英文动画教程就是他们做的。
这是我从网站上辛苦下载的最新的教程。
图文并茂,大家不妨看看
2017/8/6 17:54:47 14.61MB Active-HDL 教程
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡