全套的代码,验证可用,sd传输模式,基于QUARTUSII软件实现FPGA与SD卡SD模式通信
2024/2/10 22:10:03 1023KB FPGA sd Verilog
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我自己原创的用veriloghdl语言编写的一个(7,3)循环码的编码器.文件压缩包中除了有.v的源文件外,还把在maxplusII下仿真波形图的文件也包括进去了,供网友参考.仿真中输入了两个信息码字分别是"011"和"101".生成多项式采用的是x^4+x^3+x^2+1
2024/2/10 15:36:46 37KB verilog 循环码 编码
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设计带符号位的8位加法器电路,每个加数的最高位为符号位,符号位‘1’表示-,符号位‘0’表示+
2024/2/8 7:10:18 614B EDA Verilog 二进制加法器
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入门级丛书,讲解详细,深入浅出,有很多收获
2024/2/7 11:04:21 2.39MB Verilog
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该文件为QuartusII的工程文件,是直方图均衡图像增强的硬件实现,使用verilog编写。
共4个子模块,总共6个输入输出引脚,输入:clk为时钟引脚,rst是复位信号*(高位有效),imagesize是ROM中存储灰度图的像素个数。
输出:error是错误信号,image是经过处理后的输出像素灰度,req是处理完成的信号,在req为高是,image输出有效。
2024/2/7 0:40:39 3.38MB 图像处理 直方图均衡 QuartusII verilog
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该代码是基于Verilog对AD5664进行写数据,采用SPI总线方式对AD5664进行写数据。
文件包含完整的工程,以及仿真。
可直接使用。
2024/2/6 5:10:24 106KB 3总线 Verilog SPI AD5664
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积分梳状滤波器(CIC)设计verilog仿真功能实现
2024/2/5 21:45:04 2KB 积分 梳状 滤波器(CIC) 设计
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串行结构FIR滤波器的VerilogHDL代码,Vivado工程,含testbench与仿真,仿真结果优秀;
具体说明可参考本人博客。
CSDN博客搜索:FPGADesigner
2024/2/4 0:02:48 2.25MB Verilog FPGA Vivado FIR
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本系统采用Basys2板为控制主板,用ps2键盘控制打地鼠,VGA显示开机画面,地鼠的出现和等级,失败和胜利画面。
每个难度级别对应不同背景音乐,用蜂鸣器播放。
用数码管显示当前的分数、命数,并记录最高分。
可以直接下板使用。
2024/2/2 18:46:21 21.38MB FPG 打死鼠游
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如果你是肥大学子,在做verilog课程设计,不用再看了,这就是你需要的!此版本word内部的程序皆已经敲好了。
经过自己验证完全能用。
功能描述:此数字跑表由三个按键控制,按键功能如下:SW1:实现暂停、开始以及数据的保存SW2:实现清零SW3:实现已保存数据的显示
2024/2/2 12:10:33 35KB verilog 数字 跑表
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡