ds18b20的verilog代码,已经通过了测试,所用的板子是21EDA
2024/11/10 8:42:45 836KB verilog代码 ds18b20 已经成功
1
北航计算机组成课程设计单周期CPU的Verilog代码实现,内包含源代码和相应的测试文件
2024/11/8 21:22:27 13KB 单周期CPU
1
Xilinx哈夫曼编码对一段数据序列进行哈夫曼编码,使得平均码长最短,输出各元素编码和编码后的数据序列。
1.设计要求(1)组成序列的元素是[0-9]这10个数字,每个数字其对应的4位二进制数表示。
比如5对应0101,9对应1001。
(2)输入数据序列的长度为256。
(3)先输出每个元素的编码,然后输出数据序列对应的哈夫曼编码序列。
环境是ISE14.7,ModelSim10.4
2024/11/8 9:51:52 74KB FPGA verilog 哈夫曼编码
1
基于FPGA的ad采集用veilog语言的源代码适合初学者
2024/11/8 8:42:07 91KB ad采样 FPGA
1
verilog动态数码管显示程序,verilog动态数码管显示程序
1
FFT的verilog实现,这是专门的工程文件,可以试验仿真。
2024/11/6 2:32:37 371KB fft verilog
1
2011年全国大学生电子设计竞赛E题“简易数字信号传输性能分析仪”fpga的控制代码,verilog编写;
包括了M序列及同步时钟的提取等所有程序。
2024/11/5 1:46:23 117KB fpga
1
通过Verilog编程,可实现电子密码锁的功能,分为设置密码,密码清零,验证密码,重置显示4个部分
2024/11/4 17:12:58 219KB FPGA
1
用Verilog语言设计的流水线CPU,资源里包含了源代码及流水线CPU结构图,与大家分享下
2024/11/3 22:55:31 9.74MB MIPS Verilog
1
verilog官方标准(1364-2005)
2024/10/31 15:42:17 6.33MB verilog 1364 官方标准
1
共 786 条记录 首页 上一页 下一页 尾页
在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡