xilinx最新的开发工具vivado的简明教程，适合从ise转vivado的开发者，代理商提供的，简单明了，中文的，是快速上手vivado的非常好的资料。
2024/8/15 1:56:03
2.56MB
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XilinxZynq-7000嵌入式系统设计与实现，基于ARMCortex-A9双核处理器和vivado的设计方法。
本书可以作为ARMCortex-A9处理器嵌入式开发，以及XilinxZynq-7000嵌入式开发的教材和工程参考用书。
本书可以作为ARMCortex-A9处理器嵌入式开发，以及XilinxZynq-7000嵌入式开发的教材和工程参考用书。
2024/8/8 10:55:14
105.79MB
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对一段随机的音频信号进行实时频谱分析。
从pc获取音频信号，经由PL的fftIP处理后送入OLED，进行音频频谱的实时显示。
通过本实例学习vivado+zedboard软硬件设计的方法，学习控制zedboard外设的方法。
本文在商品博客的基础上，把fft函数改为fftip，实现相同的功能，对部分函数进行优化。
从pc获取音频信号，经由PL的fftIP处理后送入OLED，进行音频频谱的实时显示。
通过本实例学习vivado+zedboard软硬件设计的方法，学习控制zedboard外设的方法。
本文在商品博客的基础上，把fft函数改为fftip，实现相同的功能，对部分函数进行优化。
2024/8/6 9:33:26
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包含有符号乘法器以及无符号乘法器的Verilog源码，同时带有tb文件用于仿真测试，在Vivado和Modelsim上验证通过
2024/7/19 12:29:53
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Cortex-M1xilinxzynq工程（PDF），主要展示在VIVADO中的bd中如何搭建M1的最小系统、外设、中断及JTAG调试接口。
CGFITCMEN=0x01
CGFITCMEN=0x01
2024/7/5 19:04:56
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WHUT-逻辑与计算机设计第五个实验报告（vivado实现）1. 掌握一些特殊进制（60进制、24进制）计数器的设计与实现；
2. 掌握由basys3提供的100MHZ系统主时钟生成1HZ时钟的方法；
3. 掌握数字计时器的实现方法：描述由1HZ的时钟驱动，秒钟60进1，分钟60进1，时针24进1；
4. 掌握将计时器显示在七段数码管上。
2. 掌握由basys3提供的100MHZ系统主时钟生成1HZ时钟的方法；
3. 掌握数字计时器的实现方法：描述由1HZ的时钟驱动，秒钟60进1，分钟60进1，时针24进1；
4. 掌握将计时器显示在七段数码管上。
2024/6/23 15:19:21
1.09MB
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并行结构FIR滤波器的VerilogHDL代码，Vivado工程，含testbench与仿真，仿真结果优秀
2024/6/17 21:09:15
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在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
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