包含有符号乘法器以及无符号乘法器的Verilog源码，同时带有tb文件用于仿真测试，在Vivado和Modelsim上验证通过
2024/7/19 12:29:53
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Cortex-M1xilinxzynq工程（PDF），主要展示在VIVADO中的bd中如何搭建M1的最小系统、外设、中断及JTAG调试接口。
CGFITCMEN=0x01
CGFITCMEN=0x01
2024/7/5 19:04:56
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WHUT-逻辑与计算机设计第五个实验报告（vivado实现）1. 掌握一些特殊进制（60进制、24进制）计数器的设计与实现；
2. 掌握由basys3提供的100MHZ系统主时钟生成1HZ时钟的方法；
3. 掌握数字计时器的实现方法：描述由1HZ的时钟驱动，秒钟60进1，分钟60进1，时针24进1；
4. 掌握将计时器显示在七段数码管上。
2. 掌握由basys3提供的100MHZ系统主时钟生成1HZ时钟的方法；
3. 掌握数字计时器的实现方法：描述由1HZ的时钟驱动，秒钟60进1，分钟60进1，时针24进1；
4. 掌握将计时器显示在七段数码管上。
2024/6/23 15:19:21
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并行结构FIR滤波器的VerilogHDL代码，Vivado工程，含testbench与仿真，仿真结果优秀
2024/6/17 21:09:15
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带冒险的5级MIPS流水线设计报告，24页十分详细，与资源Vivado下用Verilog编写的带冒险的5级MIPS流水线配合使用
2024/4/25 11:57:09
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PYNQ-Z2DPU1.4的Vivado工程，基于Vivado2019.1，里边包含了DPU1.4的IP，创建bd的tcl文件以及创建好的工程。
2024/4/23 20:18:07
53.14MB
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调用Vivado的FIRCompilerIP核完成FIR滤波，含testbench与仿真，仿真结果优秀；
具体说明可参考本人博客。
CSDN博客搜索：FPGADesigner
具体说明可参考本人博客。
CSDN博客搜索：FPGADesigner
7.14MB
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利用Xilinx的Vivado套件（包括VivadoHLS）设计的精简指令集CPU架构，里面包含了各个模块所需的仿真文件。
下载资源的人需要先了解一下ARM指令集与ARM架构。
下载资源的人需要先了解一下ARM指令集与ARM架构。
2024/4/16 5:44:08
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在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
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