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使用Verilog实现的32位RISC处理器，4级流水线

微机原理课程大作业，大家可以参考。
由多个v文件组成，包括了ALU、控制器、存储器、各种寄存器、多路选择器、符号扩展器、流水线、冒险、前传都有。
并且各文件的接口很清晰。

27KB 处理器 流水线 32位 微机原理

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系统全局时钟控制模块的verilog实现

利用verilog编写系统时钟模块，调用dll的IP核，将输入50MHz的系统时钟信号分频或扩频成所需要的24MHz和100MHz信号，简单易行，亲测可用

2024/7/3 18:22:08 3.3MB verilog clock fpga

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数字设计与Verilog实现第5版[（美）马诺，（美）奇莱蒂著]_高清带索引书签目录中文版

数字设计与Verilog实现第5版[（美）马诺，（美）奇莱蒂著]_高清带索引书签目录_电子工业出版社_P370_2015.01_13693982_中文版

2024/6/27 11:40:06 117.87MB 数字设计 Verilog 实现高清

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Verilog实现闰年的判断(ISE8.21中调试通过).7z

2024/6/16 20:06:37 69KB fpga

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verilog实现DDS

ise+modelsim下仿真实现DDS

2024/6/13 8:43:22 2.58MB verilog

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Svpwm_verilog

用verilog实现FOC算法的SVPWM部分，工程是quartus13.0建立的，用的IP核较少，可移植性强，可以轻松用到xilinx，lattice等平台上。

2024/6/1 1:23:40 22.95MB FPGA verilog SVPWM 电流环

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VerilogC语言实现CRC16校验高低字节分别在前

之前因工作需要，要用到VerilogCRC16校验，找了很多都不能用。
最后找到一个大神用C语言写的各种模式的CRC16校验，亲自用C-Free软件验证了都没问题。
本人把里面的Modbus格式C语言的CRC16校验用Verilog实现，实测没问题。
里面附带TestBench，如果需要仿真可直接自己修改测试。

2024/5/24 22:19:18 34KB Verilog CRC16校验 高字节在前 低字节在前

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uart串口通信（收、发）fpga实现

通过Verilog实现了RS232串口通信功能，包括串口的接收和发送，并给出了详细的注释，易于代码的理解，只需针对自己的实际情况稍加修改便可直接使用。
实际上板验证可用

2024/5/21 20:53:12 2KB FPGA Verilog UART 串口通信

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verilog实现串口通信含fifo,很好用！

verilog实现串口通信含fifo,很好用！将你要发送的数据直接根fifo接口就可以了，串口通信变的想读写存储器那么简单！

2024/5/16 13:44:55 8KB verilog 串口通信 fpga

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DCT的verilog实现

此为8*8位的DCT的verilog实现，代码采用模块引用描述，较为易懂。

2024/5/15 22:26:20 34KB DCT verilog

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钉钉无人值守自动打卡脚本永不迟到的神器安卓和苹果教程 New!

在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。

2024-04-09 15:03 15KB 钉钉 钉钉打卡

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