用verilog实现了国密4算法，软件平台为vivado2013.3，整个工程含有仿真软件，适合相关研究人员参考和查看。
2025/2/3 19:51:30
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这是我用Matlab的HDLCoder工具，然后结合Altera的CycloneII芯片FPGA视频图像开发平台仿真调试，这是最终版的源代码。
为省去大家纠结的痛苦，请注意：pixelin是像素输入；
x_in，y_in分别是像素点坐标位置；
clkenble是时钟使能；
width，height分别是图像的宽和高；
pixelout是输入像素点对应的均衡化因子，用它*255/(width*height)就是均衡化后的像素值；
为省去大家纠结的痛苦，请注意：pixelin是像素输入；
x_in，y_in分别是像素点坐标位置；
clkenble是时钟使能；
width，height分别是图像的宽和高；
pixelout是输入像素点对应的均衡化因子，用它*255/(width*height)就是均衡化后的像素值；
2024/11/21 11:49:43
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本模块实现高低电平噪声滤波功能，即将高电平和低电平持续时间低于阈值的脉冲都滤除。
程序首先滤除高电平噪声，而后滤除低电平噪声。
输出脉冲与输入脉冲间有两个阈值长短的时间延迟。
程序中时钟为1MHz，阈值FilterThreshold为100us，可根据实际情况进行设置。
程序中高低电平的阈值取的一样，可分别设置。
敬请注意，由于时延影响，若FilterThreshold为100，则低于101的都被滤除，大于等于102的才能通过。
程序首先滤除高电平噪声，而后滤除低电平噪声。
输出脉冲与输入脉冲间有两个阈值长短的时间延迟。
程序中时钟为1MHz，阈值FilterThreshold为100us，可根据实际情况进行设置。
程序中高低电平的阈值取的一样，可分别设置。
敬请注意，由于时延影响，若FilterThreshold为100，则低于101的都被滤除，大于等于102的才能通过。
2024/10/8 17:27:38
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verilog代码实现pwm输出，并用三个按键来进行pwm的频率、占空比在数码管上的显示，第一个按键控制数码管显示频率还是占空比，第二个按键是增加频率或占空比，第三个按键则是减少频率或占空比，频率范围500-20kHz（数码管不显示单位默认为Hz），占空比范围（0.1-0.9）
2024/9/24 16:38:50
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该代码实现了基于Cordic算法的双曲函数计算，程序用硬件描述语言Verilog实现。
并与ISE自带的Cordic算法IP核作了计算比较，可用ISE自带Isim软件仿真。
并与ISE自带的Cordic算法IP核作了计算比较，可用ISE自带Isim软件仿真。
2024/9/24 6:14:31
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在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
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