本实验是经过ADI公司的AD7414温度传感器，获取环境温度值，CPU经过I2C接口读取。
经过Vivado2018的Zynq-7000建立硬件平台。
学习Xilinx-Zynq7000的开发流程
经过Vivado2018的Zynq-7000建立硬件平台。
学习Xilinx-Zynq7000的开发流程
2022/9/5 9:52:07
1.67MB
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运用vivado写的一个蜂鸣器，写的是一首曲子，可以在各种游戏李调用，是我的作业的一个部分，还上传了我写的带有脑中的数字时钟，调用参考那个，用的是nexysn4板子，别的板子请调整管脚
2022/9/4 13:10:29
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本文基于xilinx公司的ARTIX-7系列芯片xc7a35t和cmos摄像头ov7725以及VGA显示屏搭建了一套硬件平台用以动态目标的检测跟踪。
使用vivado软件设计了各个系统模块的功能，本系统主要由5个模块构成：ov7725视频图像数据采集模块、数据缓存模块、DDR3读写控制模块、图像数据处理模块、VGA显示模块。
本文采用VerilogHDL硬件描述语言进行编程，先完成了对摄像头ov7725的驱动，通过摄像头采集的图像转为RGB565格式通过数据缓存模块存入DDR3之中，再通过数据缓存模块取出并通过背景差分法进行动态目标的检测，在进行先腐蚀后膨胀的数学形状学处理之后，采用基于颜色特征的匹配算法进行动态目标的跟踪，并最终在VGA显示屏上显示跟踪结果。
实验结果表明，在FPGA上采用合适的算法搭建系统能实时、准确的检测并跟踪动态目标。
使用vivado软件设计了各个系统模块的功能，本系统主要由5个模块构成：ov7725视频图像数据采集模块、数据缓存模块、DDR3读写控制模块、图像数据处理模块、VGA显示模块。
本文采用VerilogHDL硬件描述语言进行编程，先完成了对摄像头ov7725的驱动，通过摄像头采集的图像转为RGB565格式通过数据缓存模块存入DDR3之中，再通过数据缓存模块取出并通过背景差分法进行动态目标的检测，在进行先腐蚀后膨胀的数学形状学处理之后，采用基于颜色特征的匹配算法进行动态目标的跟踪，并最终在VGA显示屏上显示跟踪结果。
实验结果表明，在FPGA上采用合适的算法搭建系统能实时、准确的检测并跟踪动态目标。
2018/5/4 9:51:51
3.01MB
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modelsim-win64-10.6d-se，2018最新SE版，千辛万苦从外网搬运过来的，付破解方法（其实是和以前的版本一样的破解方法）亲测完满兼容vivado2017.3，希望能物尽其用
2017/7/7 6:57:57
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超详细的helloWorld例子，在vivado2013.2+zedboard下验证成功。
附上教程及个人完成的原文件
附上教程及个人完成的原文件
2020/4/17 6:20:42
37.21MB
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（含源码及报告）本程序分析了自2016年到2021年（外加）每年我国原油加工的产量，并且分析了2020年全国各地区原油加工量等，含饼状图，柱状图，折线图，数据在地图上显示。
运转本程序需要requests、bs4、csv、pandas、matplotlib、pyecharts库的支持，如果缺少某库请自行安装后再运转。
文件含6个excel表，若干个csv文件以及一个名字为render的html文件（需要用浏览器打开），直观的数据处理部分是图片以及html文件，可在地图中显示，数据处理的是excel文件。
不懂可以扫文件中二维码在QQ里面问。
运转本程序需要requests、bs4、csv、pandas、matplotlib、pyecharts库的支持，如果缺少某库请自行安装后再运转。
文件含6个excel表，若干个csv文件以及一个名字为render的html文件（需要用浏览器打开），直观的数据处理部分是图片以及html文件，可在地图中显示，数据处理的是excel文件。
不懂可以扫文件中二维码在QQ里面问。
2022/9/30 16:31:44
29.75MB
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开发平台为vivado2019.2，硬件为正点原子启明星，项目次要包含MIO驱动，EMIO驱动，AXI_GPIO驱动，PS端中断配置，AXI中断配置。
2017/3/14 16:21:21
32.86MB
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内容名称：DDR3（AXI4接口）工程代码工程环境：XilinxVIVADO2018.3内容概要：使用XilinxVIVADO中的MIGIP核，设计了外部读写模块Verilog代码，并对读写模块进行封装，封装成一个类似BlockRAM/FIFO的黑盒子，以便在实际使用中直接调用外部接口。
本工程将核心参数（比如数据位宽、DDR突发长度、数据量大小等）设置成parameter，便于读者根据本身项目需求进行调整。
本工程经过FPGA上板实测，工程建立与代码实现的原理已在博客主页进行讲解，以便于读者理解。
适合人群：FPGA（VIVADO）使用者，掌握Verilog。
阅读建议：结合主页博客讲解进行阅读。
本工程将核心参数（比如数据位宽、DDR突发长度、数据量大小等）设置成parameter，便于读者根据本身项目需求进行调整。
本工程经过FPGA上板实测，工程建立与代码实现的原理已在博客主页进行讲解，以便于读者理解。
适合人群：FPGA（VIVADO）使用者，掌握Verilog。
阅读建议：结合主页博客讲解进行阅读。
2020/1/10 15:45:47
49.71MB
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内容名称：DDR3（APP/Naive接口）工程代码工程环境：XilinxVIVADO2018.3内容概要：使用XilinxVIVADO中的MIGIP核，读写位宽设置为128比特，并设计了外部读写模块Verilog代码，直接对Xilinx定义的APP接口进行操作。
本工程已经过Testbench测试无误，并已将仿真所需的头文件ddr3_model_parameters.vh和DDR3仿真模块文件ddr3_model.sv添加进工程中，读者下载后能直接进行仿真。
本工程的建立、代码实现原理、仿真测试讲解等已在博客主页文章中进行展现，以便于读者理解。
适合人群：FPGA（VIVADO）使用者，掌握Verilog。
阅读建议：结合主页博客讲解进行阅读。
本工程已经过Testbench测试无误，并已将仿真所需的头文件ddr3_model_parameters.vh和DDR3仿真模块文件ddr3_model.sv添加进工程中，读者下载后能直接进行仿真。
本工程的建立、代码实现原理、仿真测试讲解等已在博客主页文章中进行展现，以便于读者理解。
适合人群：FPGA（VIVADO）使用者，掌握Verilog。
阅读建议：结合主页博客讲解进行阅读。
2017/11/11 17:56:43
299.4MB
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在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
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