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XilinxDDR3工程代码（APP接口）
XilinxDDR3工程代码（APP接口）
内容名称：DDR3（APP/Naive接口）工程代码工程环境：XilinxVIVADO2018.3内容概要：使用XilinxVIVADO中的MIGIP核，读写位宽设置为128比特，并设计了外部读写模块Verilog代码，直接对Xilinx定义的APP接口进行操作。
本工程已经过Testbench测试无误，并已将仿真所需的头文件ddr3_model_parameters.vh和DDR3仿真模块文件ddr3_model.sv添加进工程中，读者下载后能直接进行仿真。
本工程的建立、代码实现原理、仿真测试讲解等已在博客主页文章中进行展现，以便于读者理解。
适合人群：FPGA（VIVADO）使用者，掌握Verilog。
阅读建议：结合主页博客讲解进行阅读。
内容名称：DDR3（APP/Naive接口）工程代码工程环境：XilinxVIVADO2018.3内容概要：使用XilinxVIVADO中的MIGIP核，读写位宽设置为128比特，并设计了外部读写模块Verilog代码，直接对Xilinx定义的APP接口进行操作。
本工程已经过Testbench测试无误，并已将仿真所需的头文件ddr3_model_parameters.vh和DDR3仿真模块文件ddr3_model.sv添加进工程中，读者下载后能直接进行仿真。
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适合人群：FPGA（VIVADO）使用者，掌握Verilog。
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