Altera_cycloneIVGX_4cgx15_startFPGA开发板资料Cadence硬件原理图+PCB+VERILOG例程源码+文档资料
2024/10/10 7:20:02
66.39MB
1
本模块实现高低电平噪声滤波功能，即将高电平和低电平持续时间低于阈值的脉冲都滤除。
程序首先滤除高电平噪声，而后滤除低电平噪声。
输出脉冲与输入脉冲间有两个阈值长短的时间延迟。
程序中时钟为1MHz，阈值FilterThreshold为100us，可根据实际情况进行设置。
程序中高低电平的阈值取的一样，可分别设置。
敬请注意，由于时延影响，若FilterThreshold为100，则低于101的都被滤除，大于等于102的才能通过。
程序首先滤除高电平噪声，而后滤除低电平噪声。
输出脉冲与输入脉冲间有两个阈值长短的时间延迟。
程序中时钟为1MHz，阈值FilterThreshold为100us，可根据实际情况进行设置。
程序中高低电平的阈值取的一样，可分别设置。
敬请注意，由于时延影响，若FilterThreshold为100，则低于101的都被滤除，大于等于102的才能通过。
2024/10/8 17:27:38
277KB
1
用verilog语言实现电子琴，输出接蜂鸣器或扬声器，顶层模块调用音调模块、音符模块、分频模块。
演奏的乐曲为致爱丽丝（献给爱丽丝）。
乐曲的乐谱及其每个音符对应的节拍长度保存在两个txt文本中
演奏的乐曲为致爱丽丝（献给爱丽丝）。
乐曲的乐谱及其每个音符对应的节拍长度保存在两个txt文本中
2024/10/8 10:18:39
4KB
1
&VirtexTM-4DSP48Slice&' FIRVirtex-4&' *FIR&' *&' *&' &' *RAM4FIRRAM3FIR&' *&& SystemGeneratorinDSPVHDLVerilog&' *
2024/10/6 7:18:36
1.72MB
1
VerilogHDL扫盲文 VerilogHDL那些事儿_建模篇(vivado) Verilog_HDL_那些事儿_时序篇(verilogmodelsim) VerilogHDL那些事儿-整合篇
2024/9/29 6:19:30
62.14MB
1
这是基于相位选择法的QPSK调制的源码，采用的是verilog，用QuartusII，modelsim综合仿真通过。
该方法不同于《通信原理》书上的方法。
是基带处理中常用的方法
该方法不同于《通信原理》书上的方法。
是基带处理中常用的方法
2024/9/25 15:35:57
2KB
1
在quartus2中使用Verilog语言编写的简单自动售货机程序优点：语句简单易读，功能完全缺点：输出有干扰乱码。
2024/9/25 11:51:43
909KB
1
verilog代码实现pwm输出，并用三个按键来进行pwm的频率、占空比在数码管上的显示，第一个按键控制数码管显示频率还是占空比，第二个按键是增加频率或占空比，第三个按键则是减少频率或占空比，频率范围500-20kHz（数码管不显示单位默认为Hz），占空比范围（0.1-0.9）
2024/9/24 16:38:50
4KB
1
基于Verilog语言，用FPGA设计实现一种QPSK调制系统，生成一个5级m序列作为输入信号进行测试，为输入信号进行测试，并在Chipscope中观察各信号波形，分析该系统的正确性。
2024/9/24 16:42:06
343KB
1
在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
15KB