数字锁相环,用于使用红色火龙果锁定频率梳固件/软件允许使用此硬件来锁相频率梳。
更一般而言,它与硬件一起提供了一个数字控制盒,该数字控制盒可以支持双通道锁相环,包括输入rf信号的前端IQ检测。
因而,虽然此数字控制盒可用于锁相其他系统,但下面的讨论假定用户正在操作频率梳。
入门从“发布部分”()下载所需的文件:可以访问PythonGUI的完整源代码存储库;
b。
红火龙果的SD卡映像(red_pitaya_dpll_2017-05-31.zip)阅读并遵循“RedPitayaDPLL.pdf的说明和操作手册”文件。
软件版本所需的Python发行版是WinPython-64bit-3.7.2()。
FPGAVivado项目在Vivado2015.4中进行了编译,但是仅使用该软件就不需要安装Vivado。
附加信息可以从NIST数字控制箱的说明手册中获得更多信
2022/9/25 14:13:48 16.35MB Python
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运用Xlinxpynq-z2开发板,vivado进行程序开发的朋友
2021/5/15 16:15:29 3.4MB fpga xilinx pynq boardfile
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vivado提供的JESD204Bip核使用例程,包括仿真程序以及代码正文,可进行仿真
2017/10/3 9:01:21 41.47MB vivado jesd204b
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VivadoLicence永世使用版适用版本:适用于Vivado的任何版本.643个永世IPlicense.11个2022年超期HLSlicense。
1.打开VivadoLicenseManager(注册文件管理器)2.点击LoadLicense3.将几个license文件逐一导入4.在ViewLicenseStatus查看license适用版本与过期日期
2016/2/24 7:06:53 12KB Vivado LICENS
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在FPGA实现的软核ARMCortexM3代码.FPGA运用的是xilinx家的开发工具vivado和keil支持debug调试。
2017/7/17 22:01:04 4.86MB CortexM4 ARM FPGA xilinx
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利用VerilogHDL编写时钟激励,vivado仿真工程,可直接使用于实际开发中。
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zynq开发板vivado环境下以太网工程调试详细建树步骤PS端(RunningalwIPEchoServeronaMulti-portEthernetdesign_FPGADeveloper.pdf)
2018/8/20 1:26:27 3.27MB lwip 以太网调试
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XilinxFPGA设计威望指南Vivado集成设计环境电子版河宾著清华大学出版社
2018/11/22 14:12:23 64.15MB vivado zynq
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本人编写的基于MIGIP核的针对DDR3的读写测试电路,非自带的示例工程,可用于快速熟悉MIG用户接口的时序关系及使用方法。
压缩包内为Vivado工程,已成功上板调试。
附带testbench,tb里包含有DDR3仿真模型及wiredelay模块的使用方法,仅供参考。
2016/5/2 2:48:32 69.07MB MIG DDR3 FPGA
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本资源用verilog实现二阶IIR滤波器,经过vivado仿真,代码可用,代码中的滤波器系数要经过matlab的fdatool生成。
2020/9/15 22:44:34 6KB FPGA IIR verilog
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡