废话不说了，下面进入正题，学习FPGA经历了这么几个阶段：①、Verilog语言的学习，熟悉Verilog语言的各种语法。
②、FPGA的学习，熟悉QuartusII软件的各种功能，各种逻辑算法设计，接口模块(RS232,LCD,VGA,SPI,I2c等)的设计，时序分析，硬件优化等，自己开始设计简单的FPGA板子。
③、NiosII的学习，熟悉NiosII的开发流程，熟悉开发软件(SOPC,NiosIIIDE),了解NiosII的基本结构，设计NiosII开发板，编写NiosIIC语言程序，调试板子各模块功能。
先来说说第一个阶段，现在主要的硬件描述语言有VHDL，Verilog两种，在本科时老师一般教VHDL，不过现在Verilog用的人越来越多，其更容易上手(与C语言语法比较类似),也更灵活，现在的IC设计基本都用Verilog。
像systemC，systemVerilog之类的应该还在萌芽阶段，以后可能会有较大发展。
鉴于以上原因我选择了Verilog作为我学习的硬件描述语言。
其实有C语言的基础，学起Verilog的语言很简单，关键要有并行的概念，所有的module，assign，always都是并行的，这一点与软件语言有明显不同。
这里推荐几本评价比较好的学习Verilog的书籍：①、《verilog数字系统设计教程》，这本书对于入门是一本很好的书，通俗易懂，让人很快上手，它里面的例子也不错。
但本书对于资源优化方面的编程没有多少涉及到。
②、《设计与验证VerilogHDL》，这本书虽然比较薄，但是相当精辟，讲解的也很深入，很多概念看了这本书有种豁然开朗的感觉，呵呵。
学习Verilog其实不用看很多书，基本的语法部分大家都一样，关键是要自己会灵活应用，多做练习。
Verilog语言学了一段时间，感觉自己可以编点东西，希望自己编的程序在板子上运行看看结果，下面就介绍我学习的第二个阶段。
刚开始我拿了实验室一块CPLD的开发板做练习，熟悉QuartusII的各种功能，比如IP的调用，各种约束设置，时序分析，Logiclock设计方法等，不过做到后面发现CPLD的资源不太够(没有内嵌的RAM、不能用SignalTapII，LE太少等)，而实验室没有FPGA开发板，所以就萌生了自己做FPGA开发板的意图，刚好Cadence我也学的差不多了，就花了几天时间主要研究了FPGA配置电路的设计，在板子上做了Jtag和AS下载口，在做了几个用户按键和LED，其他的口全部引出作为IO口，电路比较简单，板子焊好后一调就通了(心里那个爽啊...)。
我选的FPGA是cycloneII系列的EP2C5，资源比以前的FPGA多了好几倍，还有PLL，内嵌的RAM，可以试试SignalTapII，用内嵌的逻辑分析仪测试引脚波形，对于FPGA的调试，逻辑分析仪是至关重要的。
利用这块板子我完成了项目中的几个主要功能：RS232通信，指令译码，配置DDS，AD数据高速缓存，电子开关状态设置等，在实践中学习起来真的比平时快很多，用到什么学什么动力更大。
这个时候我主要看的数据有这几本感觉比较好：①、《AlteraFPGA/CPLD设计（基础篇）》：讲解一些基本的FPGA设计技术，以及QuartusII中各个工具的用法（IP，RTL，SignalProbe，SignalTapII，TimingClosureFloorplan，chipEditor等），对于入门非常好。
②、《AlteraFPGA/CPLD设计（高级篇）》：讲解了一些高级工具的应用，LogicLock，时序约束很分析，设计优化，也讲述了一些硬件编程的思想，作为提高用。
③、《FPGA设计指南--器件，工具和流程》：这本书看了他的目录忍不住就买了，这本书讲述了FPGA设计的各个方面，虽然每个方面都是点到为止，但能让你有个整体的概念，了解FPGA的所有设计功能，了解FPGA开发的整个流程。

提高锁相环(phase—lockedloop，PLL)的动态性能和锁相精确度，提出一种基于dq变换的改进锁相环，其通过平均值环节而不是延时信号消除(delayedsignalcancellation，DSC)或低通滤波器(10wpassfilter，LPF)预先将负序与谐波分离出去，大幅缩短了暂态响应时间，同时亦消除了系统电压不平衡或畸变对锁相精确度的影响。
详述了该PLL的工作原理；
给出了关于负序与谐波分离方法的讨论；
推导了控制环的线性化模型及其PI参数的整定方法。
仿真与实验结果表明，由于采用平均值环节和不存在传统软件锁相环(softwarephase—lockedloop，SPLL)具有的耦合关系，该PLL可快速而准确地锁定系统电压中正序基波分量的相位，具有高动态性能和锁相精确度，适用于动态电压恢复器(dynamicvoltagerestorer，DVR)或统一电能质量控制器(unifiedpowerqualitycontroller，UPQC)等对电压变化敏感的柔性交流输电系统(f

来自于ST官网，STM32F4xx_Clock_Configuration_V1.0.1.xls填入想要的时钟参数，点击run，则可获得相应参数的值PLL_NPLL_PPLL_Q

简介：
【vivado 蜂鸣器】项目是一个利用Vivado设计工具实现的电子音乐播放器，特别地，它被编程来播放特定的曲目。
Vivado是Xilinx公司提供的一个综合性的硬件描述语言（HDL）开发平台，主要用于FPGA（Field-Programmable Gate Array）和SoC（System on Chip）的设计与实现。
在这个项目中，开发者使用Vivado创建了一个能够发出音频信号的蜂鸣器模块，这个模块可以嵌入到其他游戏或应用中作为声音源。
我们需要了解FPGA的基本概念。
FPGA是一种可编程逻辑器件，它的内部包含大量的可配置逻辑块和输入/输出单元，允许用户根据需求自定义电路结构。
Vivado提供了完整的流程，包括设计输入、逻辑综合、布局布线以及硬件调试等，使得开发者可以方便地在FPGA上实现复杂的数字系统。
在本项目中，蜂鸣器模块可能基于PWM（Pulse Width Modulation）技术实现。
PWM通过调节脉冲宽度来模拟不同频率的声音，以此来生成音调。
开发者可能编写了Verilog或VHDL代码，定义了一个计数器和比较器，通过改变脉冲宽度来控制蜂鸣器的频率，进而播放出不同的音符。
项目中提到的"带有脑中的数字时钟"可能是指一个额外的模块，用于显示时间。
这个模块可能包括一个时钟发生器、计数器和七段数码管驱动逻辑，用于在硬件平台上实时显示当前时间。
"vivado"表明项目的核心是使用Vivado进行设计。
Vivado提供了一整套的工具链，包括IP Integrator用于集成预先封装好的IP核，比如PLL（Phase-Locked Loop）用于产生时钟，或者AXI总线接口用于与其他模块通信。
此外，还有仿真工具用于验证设计的功能正确性，如ISim或ModelSim。
【压缩包子文件的文件名称列表】中，我们可以看到以下几个关键文件夹：- `bell.xpr`：这是Vivado工程文件，包含了项目的配置信息和所有源文件的引用。
- `bell.cache`：缓存文件夹，存储了设计过程中产生的中间数据，如综合报告、布局布线结果等。
- `bell.srcs`：源代码文件夹，可能包含了.v或.vhd文件，即Verilog或VHDL源代码。
- `bell.hw`：硬件平台配置文件，定义了目标FPGA的管脚分配和设备配置。
- `bell.sim`：仿真相关文件，用于在软件中验证设计的正确性。
- `bell.ip_user_files`：用户自定义IP核的文件夹，可能包含了蜂鸣器和数字时钟的自定义IP。
- `bell.runs`：运行配置文件，记录了每个设计步骤的设置和结果。
这个项目展示了如何使用Vivado设计一个能在FPGA上运行的音频播放模块，以及如何将此模块与其他硬件组件（如数字时钟）集成在一起。
通过学习这个项目，开发者可以了解到FPGA开发的基本流程，以及如何利用Vivado进行数字系统设计和硬件编程。

一本经典英文原版PLL方面的书，作者是Dean，内容很全面，涵盖了PLL基本原理与设计，每一个点都讲得非常的细非常的深，包括瞬态响应，锁定时间，锁定检测，相位噪声、spur、debug技术等等等。

PLL_ADF4106之C语言驱动代码

【DM365_NAND启动模式解析】DM365是一款由TexasInstruments（TI）生产的数字媒体处理器，常用于视频处理和嵌入式系统。
在DM365中，NAND闪存是一种常见的非易失性存储器，用于存储固件和操作系统。
NAND启动模式是指DM365在上电或复位后从NAND闪存中加载启动代码的过程。
此过程涉及一系列复杂的步骤，确保系统能够正确地从NAND中读取和执行固件。
**NAND启动流程**1.**初始化**:系统首先初始化RAM1的高2KB栈空间（0x7800-0x7fff），避免覆盖用于存储UBL块号的最后32个字节（0x7ffc-0x8000）。
2.**禁止中断**:所有中断（IRQ和FIQ）被禁用，以确保启动过程不被打断。
3.**设置DEEPSLEEPZ/GIO0**:这个外部引脚在NAND启动时必须处于高电平。
4.**读取NANDID**:读取NAND闪存的设备ID，获取设备特性，如页面大小、块大小等。
5.**初始化NAND区域**:根据NAND的参数设置控制器和寄存器。
6.**搜索UBL描述符**:RBL（ROMBootloader）在block1的page0开始搜索UBL（UserBootLoader）的描述符。
如果未找到正确的UBL，会依次检查接下来的24个块，以防遇到坏块。
7.**处理UBL描述符**:UBL描述符包含入口点地址、占用的NAND页数、起始块和起始页等信息，用于指导UBL的加载和执行。
8.**ECC错误检测和校正**:开启硬件ECC（ErrorCorrectionCode）检测，复制UBL到IRAM（InternalRAM）。
如果检测到4位ECC错误，通过ECC算法进行纠正。
如果多次失败，RBL会尝试下一个块，直到找到有效的UBL描述符，或者在搜索完24个块后转而从SD卡启动。
9.**启动UBL**:在UBL的入口点执行代码，将控制权交给UBL。
10.**安全启动模式**:根据配置，启动模式可能包括PLL旁通模式，不使用快速EMIF、DMA或I-Cache。
在其他模式下，这些功能可以被启用以提高性能。
**NANDUBLdescriptor格式**UBL描述符是一个包含关键信息的数据结构，用于指示如何加载和执行UBL。
它可能包含如下字段：-入口点地址：UBL执行的起点。
-UBL占用的NAND页数：指示UBL的大小，必须是连续的页。
-UBL的起始块和起始页：定义UBL在NAND中的位置。
-MAGICIDs：特定的标识符，用于识别不同的启动模式。
**NAND启动详细流程**1.初始化栈空间、禁止中断、设置DEEPSLEEPZ/GIO0。
2.读取NAND设备ID，初始化NAND控制器。
3.搜索UBL描述符，最多遍历24个块。
4.复制并校验UBL到IRAM，根据UBL描述符配置启动选项。
5.转交控制权给UBL执行。
NAND启动流程图和具体的ARMNANDROMBootloader实例进一步详细说明了这个过程。
此外，支持的NAND设备ID列表确保了对多种NAND闪存设备的兼容性。
DM365的NAND启动模式解析涉及了设备识别、错误检测、固件加载和执行等多个环节，确保了系统的稳定和可靠启动。
理解这一过程对于开发和调试基于DM365的嵌入式系统至关重要。

载波跟踪环路设计是GPS接收机中的关键技术，载波环鉴别器的类型确定了跟踪环的类型，为了有效地防止因为数据跳变引起的鉴别误差，并且使其频率鉴别范围大，精度高，采用一种二阶锁频环(FLL)辅助三阶锁相环(PLL)的方法。
通过Matlab仿真载波环路比较了两种鉴频和鉴相算法的性能。
结果表明，该方法鉴别范围大，精度高，切实可行。

在使用fpga设计sdram控制器时，可以通过官方的sdram仿真模型对verilogHDL设计的sdram控制器进行仿真，仿真可以得到相应的输出信息，比如初始化进度。
本资源为镁光官方的仿真模型，需要修改.vh文件为.h，然后在sdr文件中也把.vh修改成.h，最后在新的.h文件中加入你的sdram的型号，比如`definesg6a`defineden128Mb`definex16将sdr文件添加到仿真模型，下面是仿真的初始化部分的运行结果。
#Note:CycloneIVEPLLlockedtoincomingclock#Time:60.0nsInstance:top_tb.top.PLL.altpll_component.cycloneiii_pll.pll3#top_tb.sdr:attime200465.0nsAREF:AutoRefresh#top_tb.sdr:attime200565.0nsAREF:AutoRefresh#top_tb.sdr:attime200665.0nsLMR:LoadModeRegister#top_tb.sdr:CASLatency=2#top_tb.sdr:BurstLength=8#top_tb.sdr:BurstType=Sequential#top_tb.sdr:WriteBurstMode=ProgrammedBurstLength

直接用pll写的一个5倍时钟的倍频器，用modelsim已经验证好。

在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。 另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。 为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。