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sdramverilog仿真模型

上传者: u013608300 | 上传时间:2025/3/23 7:43:45 | 文件大小:12KB | 文件类型:zip
sdramverilog仿真模型
在使用fpga设计sdram控制器时,可以通过官方的sdram仿真模型对verilogHDL设计的sdram控制器进行仿真,仿真可以得到相应的输出信息,比如初始化进度。
本资源为镁光官方的仿真模型,需要修改.vh文件为.h,然后在sdr文件中也把.vh修改成.h,最后在新的.h文件中加入你的sdram的型号,比如`definesg6a`defineden128Mb`definex16将sdr文件添加到仿真模型,下面是仿真的初始化部分的运行结果。
#Note:CycloneIVEPLLlockedtoincomingclock#Time:60.0nsInstance:top_tb.top.PLL.altpll_component.cycloneiii_pll.pll3#top_tb.sdr:attime200465.0nsAREF:AutoRefresh#top_tb.sdr:attime200565.0nsAREF:AutoRefresh#top_tb.sdr:attime200665.0nsLMR:LoadModeRegister#top_tb.sdr:CASLatency=2#top_tb.sdr:BurstLength=8#top_tb.sdr:BurstType=Sequential#top_tb.sdr:WriteBurstMode=ProgrammedBurstLength 本软件ID:10704560

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