具有高动态性能和锁相精确度的改进PLL设计.pdf

具有高动态性能和锁相精确度的改进PLL设计.pdf
提高锁相环(phase—lockedloop，PLL)的动态性能和锁相精确度，提出一种基于dq变换的改进锁相环，其通过平均值环节而不是延时信号消除(delayedsignalcancellation，DSC)或低通滤波器(10wpassfilter，LPF)预先将负序与谐波分离出去，大幅缩短了暂态响应时间，同时亦消除了系统电压不平衡或畸变对锁相精确度的影响。
详述了该PLL的工作原理；
给出了关于负序与谐波分离方法的讨论；
推导了控制环的线性化模型及其PI参数的整定方法。
仿真与实验结果表明，由于采用平均值环节和不存在传统软件锁相环(softwarephase—lockedloop，SPLL)具有的耦合关系，该PLL可快速而准确地锁定系统电压中正序基波分量的相位，具有高动态性能和锁相精确度，适用于动态电压恢复器(dynamicvoltagerestorer，DVR)或统一电能质量控制器(unifiedpowerqualitycontroller，UPQC)等对电压变化敏感的柔性交流输电系统(f 本软件ID:15539776