本代码是基于FPGA编写的,采用的开发语言是verilog语言,实现的是一个数字时钟:包括小时、分钟、秒,包括对数字时钟的时间调节等动能!
2025/11/5 19:43:49 14KB 数字时钟
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本书以实例讲解的方式对HDL语言的设计方法进行介绍。
全书共分9章,第1章至第3章主要介绍了VerilogHDL语言的基本概念、设计流程、语法及建模方式等内容;
第4章至第6章主要讨论如何合理地使用VerilogHDL语言描述高性能的可综合电路;
第7章和第8章重点介绍了如何编写测试激励以及Verilog的仿真原理;
第9章展望HDL语言的发展趋势。
本书配有一张光盘,光盘中收录了书中示例的工程文件、设计源文件及说明文件等。
另外为了配合读者进一步学习,光盘中还提供了Verilog1995和Verilog2001这两个版本的IEEE标准文献,读者可以从中查阅Verilog的语法细节。
本书围绕设计和验证两大主题展开讨论,内容丰富,实用性强,可作为高等院校通信工程、电子工程、计算机、微电子和半导体等相关专业的教材,也可作为硬件工程师和IC工程师的参考书。
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2025/11/4 1:22:56 13.85MB Verilog 吴继华 王诚
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Verilog-ALanguageReferenceManualAnalogExtensionstoVerilogHDL------Englishversion1.0
2025/11/1 2:46:18 272KB Verilog-A Language Reference Manual Verilog
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Verilog音乐编程音乐播放开关切换两首音乐遇见和飘雪两首歌曲txt文档内为Verilog代码
2025/10/30 8:47:32 11KB 音乐播放 开关切换 两首音乐
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verilog编写的简单自动售货机,投入1元或者0.5元,当金额达到2.5元时进行出水,并找零。
2025/10/21 8:16:51 1KB verilo auto_s 自动售货机
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在Verilog语言下用FPGA驱动DS18B20,带数码管显示,带LED报警,有报警值调整功能。
这个是本人调过的,原版调通代码没改的,绝对能跑通。
建议用QuatusII全编译后看一下RTL图就能理解程序是怎么工作的。
2025/10/20 6:12:34 9.18MB FPGA Verilog DS18B20
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1.设计用于竞赛抢答的四人抢答器。
(1)有多路抢答,抢答台数为4;
(2)抢答开始后20秒倒计时,20秒倒计时后无人抢答显示超时,发出报警信号;
(3)能显示超前抢答台号并显示犯规警报。
2.系统复位后进入抢答状态,当有一路抢答按键按下,该路抢答信号将其余各路抢答信号封锁,同时铃声响起,直至该路按键松开,显示该路抢答台号。
3.用VerilogHDL语言设计符合上述功能要求的四人抢答器,并用层次化设计方法设计该电路。
2025/10/20 5:01:12 23.92MB Verilog FPGA 抢答器 硬件编程
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用verilog编写的fir滤波器程序,传统方式下的低通FIR滤波器。
2025/10/18 17:22:20 3KB verilog FIR
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代码为基于Altera之CycloneII的应用,用于TFT-LCD显示的时序verilog语言代码,代码已经验证OK。
2025/10/10 14:28:16 12KB TFT-LCD显示
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华中科技大学组员课程设计计算机组成原理课程设计cpu流水verilog源码功能包括:流水、插入气泡、重定向、多级嵌套中断组员课程设计
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡