使用VerilogHDL语言开发的简易十进制计算器。
输入为4*4矩阵键盘,输出为数码管,可进行一位十进制加减乘除运算。
FPGA芯片为CycloneIIEP2C8C208。
使用时管脚分配应根据实际硬件情况重新编订。
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想要学习VerilogHDL语言的人们可以先看看这7个例子源码,也可以借用,方便学习!十分实用!
1.12MB Verilog
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这是一个简单的8位CPU设计,基于verilogHDL语言,在一个模版上进行修改得到的版本,适合于初学者学习使用
2024/5/3 4:08:25 494KB verilog 中断 嵌套 子程序调用
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适合新手学习verilogHDL语言。
并附有testbench文件,共新手学习使用。
适合新手学习verilogHDL语言。
并附有testbench文件,共新手学习使用。
2024/3/25 9:41:33 2KB testbench+ve HDL 16位乘法器
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一个VerilogHDL语言实现的MIPS指令系统多周期CPU,内附源代码,设计图及详细设计文档,以及运行结果截图。
2024/3/13 13:05:47 11.85MB VerilogHDL MIPS指令系统 多周期 CPU设计
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本程序主要是VerilogHDL语言编写的FIFO程序,主要实现数据的缓冲写入和读取的功能,FIFO的存储深度可通过修改程序中相关的参数来进行实现,有利于方便修改。
2024/3/7 0:40:43 2KB Verilog FIFO程序
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我自己原创的用veriloghdl语言编写的一个(7,3)循环码的编码器.文件压缩包中除了有.v的源文件外,还把在maxplusII下仿真波形图的文件也包括进去了,供网友参考.仿真中输入了两个信息码字分别是"011"和"101".生成多项式采用的是x^4+x^3+x^2+1
2024/2/10 15:36:46 37KB verilog 循环码 编码
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这个是在QuartusII平台上用VerilogHDL语言写的七人表决器工程,用的是文本输入方式。
芯片选的是用的CycloneII:EP2C35F484I8芯片。
其中双击.qpf文件可直接打开此工程;
双击.v文件可打开此程序源码;
双击.vwf可打开此工程的仿真文件,可以直接仿真结果。
2024/1/24 0:09:26 280KB Verilog HDL Quartus II
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节省大量硬件资源,16位数字信号到模拟信号的转换器,源代码是用VerilogHDL语言写的,这是我在做FPGA时开发的,其代码内容可以移植到嵌入式系统中……
2023/10/11 10:52:53 848B DA
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VerilogHDl语言实现CPLD-EPC240与电脑的串口通讯QUARTUS逻辑工程源码,本模块的功能是验证实现和PC机进行基本的串口通信的功能。
需要在//PC机上安装一个串口调试工具来验证程序的功能。
//程序实现了一个收发一帧10个bit(即无奇偶校验位)的串口控//制器,10个bit是1位起始位,8个数据位,1个结束//位。
串口的波特律由程序中定义的div_par参数决定,更改该参数可以实//现相应的波特率。
程序当前设定的div_par的值是0x145,对应的波特率是//9600。
用一个8倍波特率的时钟将发送或接受每一位bit的周期时间//划分为8个时隙以使通信同步.
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡