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FPGA数字信号处理（二）并行FIR滤波器Verilog设计
并行结构FIR滤波器的VerilogHDL代码，Vivado工程，含testbench与仿真，仿真结果优秀
2024/6/17 21:09:15 4.35MB Verilog FPGA Vivado FIR
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FPGA数字信号处理（三）串行FIR滤波器Verilog设计
串行结构FIR滤波器的VerilogHDL代码，Vivado工程，含testbench与仿真，仿真结果优秀；
具体说明可参考本人博客。
CSDN博客搜索：FPGADesigner
2024/2/4 0:02:48 2.25MB Verilog FPGA Vivado FIR
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FIR滤波器的verilog代码
基于FPGA的FIR滤波器的verilog代码，供参考，可以据此编写本人的FIR具体实现。
2023/2/16 3:29:06 5KB FPGA FIR verilog
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可编程CIC内插滤波器
CIC内插滤波器的verilog法式，可以改变内插的倍数。
2019/3/13 11:25:31 3KB verilog
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IIR数字滤波器的verilog完成
讲述了IIR数字滤波器的verilog完成过程
2022/9/30 17:26:49 355KB IIR滤波器 verilog
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二阶IIR滤波器的verilog的实现
本资源用verilog实现二阶IIR滤波器，经过vivado仿真，代码可用，代码中的滤波器系数要经过matlab的fdatool生成。
2020/9/15 22:44:34 6KB FPGA IIR verilog
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python大作业含爬虫、数据可视化、地图、报告、及源码（2016-2021全国各地区粮食产量）.rar
（含源码及报告）本程序分析了自2016年到2021年（外加）每年我国原油加工的产量，并且分析了2020年全国各地区原油加工量等，含饼状图，柱状图，折线图，数据在地图上显示。
运转本程序需要requests、bs4、csv、pandas、matplotlib、pyecharts库的支持，如果缺少某库请自行安装后再运转。
文件含6个excel表，若干个csv文件以及一个名字为render的html文件（需要用浏览器打开），直观的数据处理部分是图片以及html文件，可在地图中显示，数据处理的是excel文件。
不懂可以扫文件中二维码在QQ里面问。
2022/9/30 16:31:44 29.75MB 爬虫 python 源码软件 开发语言
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钉钉无人值守自动打卡脚本 永不迟到的神器 安卓和苹果教程 New!
在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。 另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。 为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡

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