本教程包含详细的WODR实验文档，PPT教程以及工程文件，非常适合FPGA嵌入式入门培训，对于非专业人员的学习有很大协助。
文件较大，共6个压缩卷。
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2023/3/17 4:45:02
5MB
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非常好的实例，建议对zedboard感兴味者一定试验下。
一个完整的vivado（blockdesign）、SDK（C、download）、HLS（IP）设计实例，使用了Xilinx的IP、第三方IP、用户HLS设计的IP等，进行软硬件协同设计，软、硬件运行时间效果对比（这一点可以体现硬件甚至FPGA的速度优势）等。
内含个人的简要程序分析。
一个完整的vivado（blockdesign）、SDK（C、download）、HLS（IP）设计实例，使用了Xilinx的IP、第三方IP、用户HLS设计的IP等，进行软硬件协同设计，软、硬件运行时间效果对比（这一点可以体现硬件甚至FPGA的速度优势）等。
内含个人的简要程序分析。
2023/3/16 21:47:24
18.88MB
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FPGA计划曼彻斯特编解码Verilog源代码modulemd(rst,clk16x,mdi,rdn,dout,data_ready);inputrst;inputclk16x;inputmdi;inputrdn;output[7:0]dout;outputdata_ready;regclk1x_enable;regmdi1;regmdi2;reg[7:0]dout;reg[3:0]no_bits_rcvd;reg[3:0]clkdiv;regdata_ready;wireclk1x;regnrz;wiresample;reg[7:0]rsr;//Generate2FFregistertoacceptserialManchesterdatainalways@(posedgeclk16xorposedgerst)beginif(rst)beginmdi1＜=1'b0;mdi2＜=1'b0;endel
2023/3/15 22:23:58
10KB
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用matlab对cordic算法进行仿真验证，然后用verilog在FPGA上完成，并在modelsim上进行仿真验证，仿真结果均正确
2023/3/13 10:10:25
2.11MB
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本设计是采用EDA技术设计的一种8B/10B编解码电路,实现了在高速的串行数据传输中的直流平衡。
利用verilogHDL逻辑设计语言，经过modelsim、quartusII的仿真和下载验证，实现其编码和解码的功能。
该编解码电路设计大体上可以由五个模块构成，分别是默认编码模块、差异度计算模块、编码校正模块、并串转换模块、显示模块。
采用VerilogHDL描述、modelsim10.2a进行功能仿真、QuartusII13.1进行FPGA逻辑综合和适配下载，最初在Alter公司的CycloneIVE的芯片EP4CE6F17C8上实现并完成测试。
资源包中附有quartusII的项目文件和代码,直接打开即可使用。
利用verilogHDL逻辑设计语言，经过modelsim、quartusII的仿真和下载验证，实现其编码和解码的功能。
该编解码电路设计大体上可以由五个模块构成，分别是默认编码模块、差异度计算模块、编码校正模块、并串转换模块、显示模块。
采用VerilogHDL描述、modelsim10.2a进行功能仿真、QuartusII13.1进行FPGA逻辑综合和适配下载，最初在Alter公司的CycloneIVE的芯片EP4CE6F17C8上实现并完成测试。
资源包中附有quartusII的项目文件和代码,直接打开即可使用。
2023/3/13 4:33:55
3.88MB
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在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
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