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SPI经典IP内核verilog

SPI经典IP内核verilog言语写的逻辑设计代码

2021/1/21 17:29:14 49KB SPI经典 IP内核 verilog

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ADCSPI配置FPGA代码

利用ADC的SPI，通过Verilog给出了对常见ADC的配置方法，并给出了详细的注释，易于代码的理解，只需针对本人的实际情况稍加修改便可直接使用

2022/10/11 10:14:47 3KB FPGA Verilog ADC SPI

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基于Verilog+HDL的通信系统设计@

基于Verilog+HDL的通信系统设计@，需求的下载，有参考价值

2021/1/20 17:28:13 19.26MB verilog

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verilog-A教程

verilga教程，适合初学.适合模型工作者的言语，下下来看看。

2017/8/12 5:41:08 265KB verilog a

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可以自动生成Verilog的Testbench的Perl脚本

当前不需要再手写Testbech了，直接用这个就可以，输入你的verilog源码，直接就生成了可以测试的Testbench了。

2015/11/20 3:55:44 47KB Verilog Testbench Perl

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基于FPGA的DDS波形发生器

用verilog开发，使用黑金开发平台，芯片是alteracycloneii的EP2C8Q208C8，可以实现三角波，方波，正弦波的任意频率发生，也实现了键盘控制以及串口通讯，但上位机未设计，硬件验证可行。

2021/8/9 12:29:28 862KB FPGA VERILOG

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32位快速加法器源代码（Verilog）

32位超前进位快速加法器经过Isim仿真测试正确的32位超前加法器编写言语Verilog-HDL基于zhaohongliang代码修改了其中部分有问题的模块

2016/6/15 14:26:54 4KB Verilog 加法器

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使用Verilog+quartus2+ModelSim仿真UART串口通信（32位）

在测试文件中，设定串口发送模块发送的内容，并发给接收模块接收端，通过仿真，可知接收模块接收内容和发送内容分歧

2018/9/18 5:30:51 40KB FPGA串口 多字节通信

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并行FIR滤波器的FPGA实现

并行FIR滤波器的FPGA实现,使用Verilog言语编写，有数据文件，以及testbench文件。

2015/3/19 11:24:18 123KB 并行FIR FPGA Verilog testbench

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RS_BCH的编码verilog

用verilog编写的RS_BCH的编码

2016/5/8 20:09:30 2KB rs BCH verilog

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钉钉无人值守自动打卡脚本永不迟到的神器安卓和苹果教程 New!

在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。

2024-04-09 15:03 15KB 钉钉 钉钉打卡

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