一个较为适合初学者(CPLD\FPGA)的VHDL语言程序
2024/2/22 17:27:44 267KB V HDL
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VHDL为大学期间的一门语言课,此文档为同学及老师总结出的VHDL学习中的重点习题及答案。
2024/2/22 4:49:54 205KB VHDL
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本程序是分布式算法实现FIR滤波器的VHDL实现部分,与本程序对应的matlab仿真见“FIR滤波器的matlab仿真”程序,说明文档见“FIR滤波器的matlab仿真与VHDL实现”
2024/2/21 13:17:57 1.68MB FIR滤波器 分布式算法
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FPGADDS信号发生是基于vhdl的一个dds输出多种波形,频率可调
2024/2/21 0:17:23 2.56MB FPGA DDS 信号发生 vhdl
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BUPT,数字逻辑-编程作业+PPT(VHDL)整合包(计算机学院-大一下)工具:QuartusII9.0,编程语言:VHDL
2024/2/11 8:51:03 18.84MB 北邮 数字逻辑 VHDL Quartus
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本文通过使用VHDL语言对FPGA进行编程实现了某天线选通电路的设计,设计输出了8路打通天线振子的脉冲信号,且打通脉冲信号的有效电平严格依次出现,满足了系统原理对电路功能的要求,并在电路设计过程中利用QuartusII软件对天线选通电路进行了前期的功能仿真。
2024/2/8 13:54:46 1.01MB FPGA;VHDL;选通电路;分频
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用VHDL语言设计数字时钟,完整代码,加说明,详细介绍了时钟设计,通俗易懂
2024/2/4 9:50:26 6KB VHDL
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基于FPGA的常见的集中数字解调技术,基于VHDL语言的常见的数字调制解调技术的仿真实现
2024/2/2 23:21:44 1.09MB 2ask,2fsk
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本设计的数字钟,要求显示格式为小时—分钟—秒钟,分别在8个七段LED数码管上以动态分时扫描的方式显示。
系统有两个时钟基准,CLK1为4HZ,分频后用来作为计时基准时钟。
CLK2为10KHZ,用来作为扫描基准时钟,分频后作为百分秒计时时钟。
2024/1/30 4:15:45 171KB vhdl 数字钟
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DigitalSystemDesign中文版电子书猪饲国夫.本多中二著对于数字系统VHDL存储系统进行系统说明
2024/1/27 13:26:44 22.57MB 数字系统
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡