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ECC的verilog代码

ECC的verilog代码，有TESTBENCH文件。

2023/4/3 10:46:01 154KB ECC VERILOG

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ecc16bit的编码和译码的verilog代码，可用于asic仿真和综合

2023/4/3 10:45:01 969B ecc verilog

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时钟方案Verilog文件

用于实现时钟的Verilog代码，时钟成果熟年月日，平年分辨，大小月分辨，秒表，闹钟以及整点报时。
可直接用于basy3板写板

2023/3/27 0:25:07 22KB verilog

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VerilogHDL低级数字方案（第二版）课后作业代码（AdvancedDigitalDesignwiththeVerilogHDL）.zip

VerilogHDL低级数字方案（第二版）课后作业Verilog代码，很全的资料哦！

2023/3/25 2:33:37 488KB Verilog HDL Verilog代码 FPGA设计

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USB2.0cy7c68013芯片Verilog代码

USB2.0cy7c68013芯片Verilog代码黑金FPGA开拓板成果实现：数据从PC到FPGA，速率能抵达45mbps

2023/3/23 17:38:49 606KB FPGA Verilog cy7c68013

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基于FPGA的红外收发代码

基于FPGA的红外收发的部份法度圭表标准，实现为了红外通讯，使用的是verilog代码编写。

2023/3/23 0:39:36 356KB FPGA 红外通信 verilog

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24bit的ecc校验的编码以及译码的verilog代码，可用于asic综合

2023/3/17 14:28:53 1014B ecc verilog

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曼彻斯特编解码Verilog代码.zip

2023/3/15 22:12:34 9KB 曼彻斯特编解码 Verilog 代码

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停车场车辆进出计数+状态机（VerilogHDL）

基于Quartus13.0的EDA课程的Verilog代码2.基本要求（1）根据图1分析一辆车进入停车场时两个传感器ab依次产生的信号序列及对应的状态；
（2）设计一个有限状态机FSM，根据两个传感器信号，确定能否有车辆进入停车场，考虑可能有行人干扰或其他非正常状况。
当检测到一辆车真正进入停车场时（以车辆尾部离开传感器为准），计数器加1。
使用开关模拟两个传感器信号，用一个7段数码管显示进入停车场的车辆数。
选择合适的时钟频率，电路应具有复位控制。
3.提高部分在基本要求基础上，设计一个有限状态机FSM，当检测到车辆进入或离开停车场时，计数器加1或减1（假设停车场只有一个出入口），用一个7段数码管显示停车场里停留的车辆数。

2023/3/13 19:41:47 3.14MB Verilog

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A5算法的FPGA完成

本程序是A5算法的仿真程序，以及在quartus上完成的Verilog代码以及其仿真

2023/3/8 13:22:46 410KB A5 quartus verilog c

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钉钉无人值守自动打卡脚本永不迟到的神器安卓和苹果教程 New!

在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。

2024-04-09 15:03 15KB 钉钉 钉钉打卡

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