三段式形态机四种形态循环实现18盏led灯四种不同显示方式
2016/3/2 13:49:40 3KB verilog 流水灯/跑马灯
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本科组成原理实验课程作业verilog编写的可执行22条指令的流水线CPU,不触及缓存。
2021/3/27 2:33:05 12.05MB Verilog 流水线 cpu
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FPGA并行驱动AD9850的verilog代码工程,可间接综合下载至FPGA的芯片中。
2019/9/8 18:58:51 2.03MB FPGA
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本实验为自主选题设计实验,实验选择具有倒计时显示功能的红黄绿三色交通设计,实验中采用verilogHDL作为设计功能描述语言,选用Altera公司的MAXIIEPM240T100C5最为主控芯片,实验报告中简要引见了MAXII系列器件,并给出了设计电路图,详细的引见了交通灯的设计流程,实验报告中还附有实验代码实验结果照片图。
2018/8/5 2:36:38 2.77MB 交通灯 verilog
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南京大学数字电路实验课大项目,verilog完成
2015/8/27 22:16:20 39.83MB verilog 数字电路 经验分享
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verilogRTL级代码编写指点(20篇精华文章)目录:ActelHDLCodingStyleGuide;
AdvancedHigh-levelHDLDesignTechniquesforProgrammableLogic;
DesigningSafeVerilogStateMachineswithSynplify;
fpga优秀设计的十条戒律;
GuidetoHDLCodingStylesforSynthesis;
IEEEP1364.1_IEEEStandardforVerilogRegisterTransferLevelSynthesis;
IEEEP1364.1D1.4_DraftStandardforVerilogRTLSynthesis;
NonblockingAssignmentsinVerilogSynthesis,CodingStylesThatKill!;
PracticalFSMAnalysisforVerilog;
Re-timingforPerformanceImprovementinFPGADesigns;
RTLCodingStylesThatYieldSimulationandSynthesisMismatches;
StateMachineCodingStylesforSynthesis;
StatemachinedesigntechniquesforVerilogandVHDL;
SynthesisandSimulationDesignGuide;
TheVerilogGoldenReferenceGuide;
VerilogCodingStyleforEfficientDigitalDesign;
VerilogHDLCoding(Motorola);
VerilogHDLSynthesisAPracticalPrimer;
Xilinx:HDLCodingStyle;
可综合的Verilog语法(剑桥大学,影印)。
2015/4/19 22:41:25 9.59MB verilog RTL
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Verilog编程下的单周期处理器,完成基本的几条指令,单周期处理器由数据通路和控制器组成。
采用模块化和层次化设计。
2020/7/15 18:05:22 170KB cpu verilog
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Verilog编写的基于SPARTAN板的VGA接口显示法式.7z
2021/2/11 22:19:54 1.82MB fpga
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该代码是基于basys2的开发板,可以直接下载运转,其他开发板只需修改管脚即可使用。
2020/7/15 18:06:23 3.43MB FPG 交通
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硬件开发时,常用verilogHDL硬件描述语言来编写CPLD或是FPGA的逻辑程序,但各芯片厂商提供的verilog编辑器不仅外观丑陋,而且使用起来非常不灵活,有的甚至无法自动缩进。
忍无可忍,只好自己动手,丰衣足食。
还好有Ultraedit这么一个强大的编辑器软件,可以DIY一个语法环境出来,网上找到的verilog语言wordfile都不是很全,最要命的是不能生成函数(模块)列表,自动配对、缩进也没做全。
花了半天时间,学习了一下所谓的“正则表达式”,终于生成了我希望的完整列表。
最后说一下,这个wordfile使用时要注意的地方:1.有的内部module的端口列表比较长,为了可以像函数一下展开和收起,定义了“(+制表符”和“);
”是一对可收起的标示符,因而在其他地方的“);
”最好在中间插个空格。
2.设置了多级列表,moduleparameterinputportoutputportioputportwireregalwaysblockassignlinessubmoduleport3.文件时*.uew格式,在UE19里可以直接用,其他早前版本,可以用文本文件打开,拷贝到wordfile文件里去。
4.使用中有什么问题,欢迎加QQ(2245240164,请注明verilog),乐意分享和交流
2016/5/25 19:22:24 6KB Ultraedit UEstudio verilog wordfile
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡