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verilogHDL16位乘法器实现及testbench文件

适合新手学习verilogHDL语言。
并附有testbench文件，共新手学习使用。
适合新手学习verilogHDL语言。
并附有testbench文件，共新手学习使用。

2024/3/25 9:41:33 2KB testbench+ve HDL 16位乘法器

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自己动手写cpu

自己动手写CPU雷思磊著电子工业出版社verilogHDL设计实现的兼容MIPS32的指令集架构处理器Open-MIPS

2024/3/17 15:48:34 105.03MB cpu

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VerilogHDL语言的MIPS多时钟周期CPU设计

一个VerilogHDL语言实现的MIPS指令系统多周期CPU，内附源代码，设计图及详细设计文档，以及运行结果截图。

2024/3/13 13:05:47 11.85MB VerilogHDL MIPS指令系统 多周期 CPU设计

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FPGA流水呼吸灯verilogHDL设计

该程序是基于FPGAverilogHDL设计的一个流水呼吸灯的设计（4个LED实现流水和呼吸的效果），适合初学者学习，博客：https://blog.csdn.net/qq_40261818/article/details/81360202

2024/3/12 2:45:11 1KB FPGA verilog 流水灯 呼吸灯

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6-VerilogHDL寄存器与计数器设计.7z

寄存器与计数器描述，VerilogHDL，Vivado仿真。

2024/3/7 17:20:24 91KB 寄存器编码 计数器编码 Vivado FPGA

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ADC_FIFO.v

本程序主要是VerilogHDL语言编写的FIFO程序，主要实现数据的缓冲写入和读取的功能，FIFO的存储深度可通过修改程序中相关的参数来进行实现，有利于方便修改。

2024/3/7 0:40:43 2KB Verilog FIFO程序

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4-VerilogHDL复位激励设计.7z

利用VerilogHDL编写复位激励，Vivado仿真工程，可直接应用于实际开发中。

2024/3/5 6:36:18 87KB FPGA时钟激励设计 Vivado仿真工程 VerilogHDL

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精通VerilogHDL_IC设计核心技术实例详解

2024/2/18 1:03:04 55.36MB Verilog HDL_IC

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EDA课程设计自动售货机

本设计完成基于VerilogHDL的自动售票系统，综合软件用QuartusII8.1。
本自动售票系统可以完成1元、2元、3元、4元四种票的自动售出，货币种类可以是1元、5元、10元、50元、100元，能自动找零和显示

2024/2/11 0:49:33 4.78MB fpga

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用verilog写的(7,3)循环码编码

我自己原创的用veriloghdl语言编写的一个(7,3)循环码的编码器.文件压缩包中除了有.v的源文件外,还把在maxplusII下仿真波形图的文件也包括进去了,供网友参考.仿真中输入了两个信息码字分别是"011"和"101".生成多项式采用的是x^4+x^3+x^2+1

2024/2/10 15:36:46 37KB verilog 循环码 编码

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钉钉无人值守自动打卡脚本永不迟到的神器安卓和苹果教程 New!

在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。

2024-04-09 15:03 15KB 钉钉 钉钉打卡

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