用VHDL语言设计数字时钟,完整代码,加说明,详细介绍了时钟设计,通俗易懂
2024/2/4 9:50:26 6KB VHDL
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基于FPGA的常见的集中数字解调技术,基于VHDL语言的常见的数字调制解调技术的仿真实现
2024/2/2 23:21:44 1.09MB 2ask,2fsk
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基于FPGA的数字密码锁,包括VHDL语言,硬件电路及仿真
2024/1/19 16:13:16 626KB fpga digital lock
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基于VHDL语言的FIR滤波器设计期末大作业满分
2024/1/19 13:36:22 1.2MB VHDL FIR滤波器
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一本非常实用的VHDL语言教程,内容丰富,页面清晰
2024/1/15 9:30:40 43.38MB vhdl
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EDA电子琴,VHDL语言,八个音符EDA电子琴,VHDL语言,八个音符
2023/12/28 23:05:16 8.25MB EDA电子琴
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工程都已经建好了,引脚分配完成,可以直接下载测试
2023/12/5 14:12:47 4.73MB FPGA
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1.利用VHDL语言设计基于计算机电路中时钟脉冲原理的数字秒表。
该秒表计时范围为0秒~59分59.99秒,显示的最长时间为59分59秒,计时精度为10毫秒,并且具有复位功能。
复位开关一旦打开所有位都为0。
2.秒表有共有6个输出显示,分别为百分之一秒、十分之一秒、秒、十秒、分、十分,所以共有6个计数器与之相对应,6个计数器的输出全都为BCD码输出,这样便与同显示译码器的连接。
2023/12/1 18:18:19 208KB 数字表
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用VHDL语言实现16阶FIR滤波器,基于分布式查找表的方法,对各个模块进行编程。
2023/11/23 6:21:26 1.25MB vhdl FIR
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数字滤波器的MATLAB与FPGA实现第2版[杜勇编著]2014年版VHDL语言板PDF是高清版,是学习信号处理和FPGA不可多得的好书!
2023/11/2 4:13:34 97.76MB FPGA 数字滤波器 杜勇
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡