随着电力电子技术的发展，高功能的交流调压技术得到了广泛的应用。
基于大功率电器的产生意味着人们对交流调压装置的功能要求也不断的提高，这就促使交流调压装置朝高电压，超大容量发展。
本研究采用交流斩波电路通过利用复杂可编程逻辑器件（ComplexProgrammableLogicDevice，CPLD）控制字设置脉宽调制（PulseWidthModulation，PWM）的控制技术调节输出信号的占空比，从而调节斩波电路的输出电压。
通过实验验证此技术实现了电压的软过度的目的，并且不再出现短路，电压过冲和过电流现象。
使用这种方法，从本质上解决了传统交流斩波电路中的短路，电压过冲和过电流现象，延长电气设备寿命2-3倍，最大节能可达40%。
基于大功率电器的产生意味着人们对交流调压装置的功能要求也不断的提高，这就促使交流调压装置朝高电压，超大容量发展。
本研究采用交流斩波电路通过利用复杂可编程逻辑器件（ComplexProgrammableLogicDevice，CPLD）控制字设置脉宽调制（PulseWidthModulation，PWM）的控制技术调节输出信号的占空比，从而调节斩波电路的输出电压。
通过实验验证此技术实现了电压的软过度的目的，并且不再出现短路，电压过冲和过电流现象。
使用这种方法，从本质上解决了传统交流斩波电路中的短路，电压过冲和过电流现象，延长电气设备寿命2-3倍，最大节能可达40%。
2023/3/17 0:02:01
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FPGA(XC3S1600E)+MCU(CY7C68013)XC9572开发板protel硬件原理图+PCB，采用4层板设计，板子大小为132x82mm，双面规划布线，FPGA选用xilinx的XC3S1600E-4FG320I，CPLD芯片选用xilinx的XC9572-7PC44C(44),MCU芯片选用CY7C68013-PVC,FRAM芯片选用CY7C1049BNV33,电源芯片为LM350-ADJ。
Protel99se设计的DDB后缀项目工程文件，包括完整无措的原理图及PCB，可用Protel或AltiumDesigner(AD)软件打开或修改，已经制板并在实际项目中使用。
Protel99se设计的DDB后缀项目工程文件，包括完整无措的原理图及PCB，可用Protel或AltiumDesigner(AD)软件打开或修改，已经制板并在实际项目中使用。
2023/2/14 11:12:29
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a) 完成CPLD和51之间的串口通信，采用八位数据位一位停止位的方式i. 51显示发送的数据，发送后由CPLD接收，并通过八位LED显示ii. CPLD发送数据给51单片机，并在51液晶屏上显示出来文档中有完好的代码，实际调试可用
2023/1/11 19:56:32
21.11MB
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不好意思呀，上次发的资源有问题，在其他机子上好像打不开，这次发的都是Pdf格式的，郑重向大家道歉。
还有，大家需求什么书，不限哪一方面的，可以发我邮箱。
我邮箱：weiwenhui91@163.com
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2020/11/15 21:30:57
13.82MB
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不好意思呀，上次发的资源有问题，在其他机子上好像打不开，这次发的都是Pdf格式的，郑重向大家道歉。
还有，大家需求什么书，不限哪一方面的，可以发我邮箱。
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2020/11/15 21:30:57
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ALTERACPLD(EPM1270)_ISA控制卡protel硬件原理图+PCB文件，采用2层板设计，板子大小为157x75mm，双面规划布线，CPLD芯片选用MAXII系统中的EPM1270，标准PC104(ISA)总线接口，应用于工业领域，光电隔离器件选用光耦PS2801-4，RTC选用自带电池可用十年的DS12887模块，对外接口为DB-37/F。
Protel99se设计的DDB后缀项目工程文件，包括完整无措的原理图及PCB印制板图，可用Protel或AltiumDesigner(AD)软件打开或修改，已经制板并在实际项目中使用，可作为你产品设计的参考。
Protel99se设计的DDB后缀项目工程文件，包括完整无措的原理图及PCB印制板图，可用Protel或AltiumDesigner(AD)软件打开或修改，已经制板并在实际项目中使用，可作为你产品设计的参考。
2016/2/10 16:57:23
850KB
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DSP28335+AD7656+CPLD完整PCB图4层板，AD软件打开。
电源芯片301、4层完整PCB板，对学习画4层板子的新手有协助，对设计DSP28335电路也有协助。
电源芯片301、4层完整PCB板，对学习画4层板子的新手有协助，对设计DSP28335电路也有协助。
2016/4/25 4:09:27
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epm24072路三色LED灯板三色瓜代显示cpld逻辑VERILGO源码，器件位ALTERA-CPLDEPM240T100C5,quartusii10.1逻辑源码工程文件。
2017/5/7 17:02:52
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硬件开发时，常用verilogHDL硬件描述语言来编写CPLD或是FPGA的逻辑程序，但各芯片厂商提供的verilog编辑器不仅外观丑陋，而且使用起来非常不灵活，有的甚至无法自动缩进。
忍无可忍，只好自己动手，丰衣足食。
还好有Ultraedit这么一个强大的编辑器软件，可以DIY一个语法环境出来，网上找到的verilog语言wordfile都不是很全，最要命的是不能生成函数(模块)列表，自动配对、缩进也没做全。
花了半天时间，学习了一下所谓的“正则表达式”，终于生成了我希望的完整列表。
最后说一下，这个wordfile使用时要注意的地方：1.有的内部module的端口列表比较长，为了可以像函数一下展开和收起，定义了“（+制表符”和“）；
”是一对可收起的标示符，因而在其他地方的“）；
”最好在中间插个空格。
2.设置了多级列表，moduleparameterinputportoutputportioputportwireregalwaysblockassignlinessubmoduleport3.文件时*.uew格式，在UE19里可以直接用，其他早前版本，可以用文本文件打开，拷贝到wordfile文件里去。
4.使用中有什么问题，欢迎加QQ（2245240164，请注明verilog），乐意分享和交流
忍无可忍，只好自己动手，丰衣足食。
还好有Ultraedit这么一个强大的编辑器软件，可以DIY一个语法环境出来，网上找到的verilog语言wordfile都不是很全，最要命的是不能生成函数(模块)列表，自动配对、缩进也没做全。
花了半天时间，学习了一下所谓的“正则表达式”，终于生成了我希望的完整列表。
最后说一下，这个wordfile使用时要注意的地方：1.有的内部module的端口列表比较长，为了可以像函数一下展开和收起，定义了“（+制表符”和“）；
”是一对可收起的标示符，因而在其他地方的“）；
”最好在中间插个空格。
2.设置了多级列表，moduleparameterinputportoutputportioputportwireregalwaysblockassignlinessubmoduleport3.文件时*.uew格式，在UE19里可以直接用，其他早前版本，可以用文本文件打开，拷贝到wordfile文件里去。
4.使用中有什么问题，欢迎加QQ（2245240164，请注明verilog），乐意分享和交流
2016/5/25 19:22:24
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本书以应用和系统设计为基调,结合大量的设计范例,全面细致地介绍ISE10.1设计工具以及辅助工具的使用;新一代的Spartan-3E、Spartan-3A/3AN和Virtex-5等的结构原理、功能特点与设计方法,重点介绍了FPGA/CPLD在数字系统设计、嵌入式处理器设计、高速串行数据通信等方面的应用。
2020/4/14 9:43:40
66.4MB
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在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
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