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移位相加型8位乘法器

采用Verilog语言设计的移位相加型8位硬件乘法器小论文

2024/7/19 11:49:49 156KB Verilog 乘法器

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可综合的8位串并转换verilog代码

简单的串行数据到8位并行数据的转换，verilog语言描述

2024/7/7 15:56:47 351B 串并 verilog

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32位ARM的ALU设计（基于FPGA）

本资源是用Verilog语言书写的32位ARM的ALU设计，FPGA实现。

2024/6/28 3:12:44 248KB 32位ARM ALU FPGA Verilog

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IEEEStandardforVerilog2001版和2005版

IEEE的Verilog语言标准，分别是2001版和2005版，可以根据开发工具拿来参考对比。
IEEEStandardforVerilog®HardwareDescriptionLanguage

2024/6/22 15:33:45 4.81MB Verilog IEEE标准 Verilog标准

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VerilogDAC8568

Verilog语言写的控制DAC8568的模块，DAC8568是SPI接口。

2024/6/18 6:15:16 1.91MB DAC8568 DAC7568 DAC8168 Verilog

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spifpgaverilog代码

简单易懂的spi线，使用Verilog语言编写，里面代码分为spi_master.v;spi_slave.v，并且有仿真环境及testbench代码，强调一点，只是作为快速理解spi总线的，若要用于工程项目的话，还需要添加其他代码，请自行添加。

2024/6/16 21:02:20 67KB spi verilog fpga

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基于FPGA和Verilog语言的LCD1602的时钟显示和汉字显示.zip

本例程是基于FPGA和Verilog语言的LCD1602的时钟显示和汉字显示，需要用到取模软件，个人用的是8x8LED点阵字库。
8x8LED点阵字库软件https://pan.baidu.com/s/1PIMwyp8yoeGpSHsYkixYgA提取码：lgzp

2024/6/16 0:57:22 4.96MB 分频器 FPGA Verilog LCD1602

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基于verilog语言的8位CPU设计

这是一个简单的8位CPU设计，基于verilogHDL语言，在一个模版上进行修改得到的版本，适合于初学者学习使用

2024/5/3 4:08:25 494KB verilog 中断嵌套 子程序调用

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verilog语言秒表程序源代码及时序图

详细提供verilog语言编写的秒表源代码及时序仿真图

2024/5/2 16:57:02 391KB verilog语言 秒表 源代码

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FPGA和DS18B20通信verilog实现

FPGA与测温芯片DS18B20的通信实现，用verilog语言编写。
有实际验证过的工程，有实验报告，有DS18B20的资料，适合快速了解。

2024/4/29 11:40:16 1.15MB FPGA DS18B20 verilog实现

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钉钉无人值守自动打卡脚本永不迟到的神器安卓和苹果教程 New!

在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。

2024-04-09 15:03 15KB 钉钉 钉钉打卡

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