用严格的组合逻辑和时序逻辑和状态机实现了千兆以太网和电脑的收发通讯，接受到的数据显示到数码管上。
verilog硬件描述语言再quartus13.1上编写，硬件采用的是黑金的AX530，程序自己写的，比黑金的程序逻辑清晰，注释全面
verilog硬件描述语言再quartus13.1上编写，硬件采用的是黑金的AX530，程序自己写的，比黑金的程序逻辑清晰，注释全面
2023/9/20 22:21:32
5.55MB
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FPGA期末课程设计最后做出来的成果。
小组成员熬了几个大夜，最后算是做出来一个比较满意的成果，当然啦，老师给的成绩也挺不错的。
项目一共分成三大模块，键盘控制模块+逻辑控制模块+显示模块。
工具：DE2-115实验板+VGA显示+键盘控制+QuartusⅡ13.0语言：Verilog+VDHL
小组成员熬了几个大夜，最后算是做出来一个比较满意的成果，当然啦，老师给的成绩也挺不错的。
项目一共分成三大模块，键盘控制模块+逻辑控制模块+显示模块。
工具：DE2-115实验板+VGA显示+键盘控制+QuartusⅡ13.0语言：Verilog+VDHL
2023/9/17 19:05:57
5.85MB
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一、 实验目的与要求：用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。
二、 实验设备（环境）及要求：在modelsim环境下编写代码与测试程序，并仿真；
在synplifypro下编译，设置硬件并综合。
三、 实验内容及步骤：1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a＞b,则商加1，a＜=a-b,再进行比较大小，直到a＜b,商不变，余数为a）;2、 选择好算法，进行verilog语言编程，再写好testbench并进行编译与功能仿真；
3、 在中进行初步综合；
4、 完成实验报告；
二、 实验设备（环境）及要求：在modelsim环境下编写代码与测试程序，并仿真；
在synplifypro下编译，设置硬件并综合。
三、 实验内容及步骤：1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a＞b,则商加1，a＜=a-b,再进行比较大小，直到a＜b,商不变，余数为a）;2、 选择好算法，进行verilog语言编程，再写好testbench并进行编译与功能仿真；
3、 在中进行初步综合；
4、 完成实验报告；
2023/9/17 9:56:34
290KB
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计算机组成课程作业源码。
MIPS单周期/多周期流水线设计，多周期流水线实现了数据冒险，控制冒险。
代码结构清晰，欢迎交流讨论。
MIPS单周期/多周期流水线设计，多周期流水线实现了数据冒险，控制冒险。
代码结构清晰，欢迎交流讨论。
2023/9/15 0:52:04
168KB
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在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
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