简单的Verilog语言编写的八位运算器，实现加减与或移位自增自减等运算，可以判断结果是否为0，是否有进位。
仿真波形图为没加仅为检测之前的，运行环境MaxPlus。
写的不好，求轻喷
仿真波形图为没加仅为检测之前的，运行环境MaxPlus。
写的不好，求轻喷
2023/10/27 13:28:12
348KB
1
Xilinx官方教程，如何使用ChipScope在线逻辑分析仪，讲解了ICON、ILA、VIO核的使用方法，使用的是Verilog语言。
在这个链接中使用VHDL语言将其进行了实现：http://blog.csdn.net/sundonga/article/details/42044007
在这个链接中使用VHDL语言将其进行了实现：http://blog.csdn.net/sundonga/article/details/42044007
2023/10/17 3:43:31
236KB
1
一、 实验目的与要求：用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。
二、 实验设备（环境）及要求：在modelsim环境下编写代码与测试程序，并仿真；
在synplifypro下编译，设置硬件并综合。
三、 实验内容及步骤：1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a＞b,则商加1，a＜=a-b,再进行比较大小，直到a＜b,商不变，余数为a）;2、 选择好算法，进行verilog语言编程，再写好testbench并进行编译与功能仿真；
3、 在中进行初步综合；
4、 完成实验报告；
二、 实验设备（环境）及要求：在modelsim环境下编写代码与测试程序，并仿真；
在synplifypro下编译，设置硬件并综合。
三、 实验内容及步骤：1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a＞b,则商加1，a＜=a-b,再进行比较大小，直到a＜b,商不变，余数为a）;2、 选择好算法，进行verilog语言编程，再写好testbench并进行编译与功能仿真；
3、 在中进行初步综合；
4、 完成实验报告；
2023/9/17 9:56:34
290KB
1
在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
15KB