无标志32位并行乘法器直接用QuartusII掀开,到场工程就要以用了。
2023/4/19 14:08:46 1KB 32位 乘法器 VHDL
1
eda方案,可控脉冲暴发器方案,基于VHDL可控脉冲暴发器的方案
2023/4/18 21:40:57 92KB 课程设计
1
四位数据比力器的VHDL实现搜罗源码仿真波形以及引脚配置配备枚举
2023/4/17 8:41:29 256KB VHDL EDA 四位数据比较器
1
EDA本领与VHDL潘松黄敬业
2023/4/17 0:37:03 40.84MB EDA VHDL
1
用VHDL语言方案一个16进制加减计数器,计数倾向能够由外界输入信号抑制,带有清零以及置位,输入除了搜罗计数值外还应搜罗进位以及借位。
2023/4/15 21:01:24 571KB 16进制加减计数器
1
这是一个残缺的基于VHDL的2FSK的调制解调仿其实验报告,普通找资料费了好长功夫,所以传上来以及巨匠分享,阻滞能够帮到巨匠
2023/4/14 18:28:20 776KB vhdl 2fsk 调制 解调
1
行使VHDL编写的16位数字计数器,另外可在法度圭表标准中更正为纵情的2N分频器
2023/4/13 15:39:56 175KB VHDL 计数器 16位
1
本文使用实例描摹了在FPGA/CPLD上使用VHDL举行分频器方案,搜罗偶数分频、非50%占空比以及50%占空比的奇数分频、半整数(N+0.5)分频、小数分频、分数分频以及积分分频。
1
该抢答器使用VHDL语言编写,能实现:(1)能够举行多路抢答,抢答台数为8.(2)能够在抢答末了后举行20秒倒计时,20秒倒计时后无人抢答则展现超时,并报警。
(3)能展现超前抢答台号并展现犯规警报。
(4)体系复位落伍入抢答外形,当有一起抢答按键按下,那末该路抢复书号将其余各路抢复书号封锁,同时铃声音起,直至该路按键松开,展现牌展现该路抢答台号。
2023/4/13 0:34:22 485KB FPGA VHDL 八人抢答器
1
有残缺的代码,也有方案好的残缺的法度圭表标准工程,拿患上手后能够直接在Quartus2上运行,还附有方案报告,搜罗毗邻图以及仿真图!
2023/4/12 7:05:29 3.89MB VHDL 电子时钟
1
共 462 条记录 首页 上一页 下一页 尾页
在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡