设计的综合性环境,也是适合SOPC的最全面的设计环境。
它拥有现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)设计...本文以QuartusII4.0为设计平台,以FPGA为核心,设计了一个具体数字系统即带计时器功能的秒表系统
它拥有现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)设计...本文以QuartusII4.0为设计平台,以FPGA为核心,设计了一个具体数字系统即带计时器功能的秒表系统
2024/8/31 21:10:14
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基于SOPC，以QuartusII、SOPCBuilder和NiosIIIDE等软件为工具，C语言编程
2024/8/25 18:49:08
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本矩阵键盘扫描接口实验是基于VHDL语言的可编程逻辑器件的设计，使用的芯片为FPGA或CPLD，软件为Quartusii
2024/7/24 20:43:03
1.51MB
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文件包里包括16QAM的MATLAB仿真代码和基于QuartusII的FPGA功能实现代码，都附有实现仿真图，代码后都有注释，代码真实，特别适合毕业设计的参考和对16QAM调制解调器想了解的人群。
2024/7/5 4:25:36
2.15MB
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产生的信号可以是正弦波或方波、三角波、锯齿波；
可以用SignalTap逻辑分析。
可以用ModelSim仿真。
全部打包在文件中。
工程适用版本为QuartusII13.0，不可低于该版本。
原理：采用DDS技术，将所需生成的波形写入ROM中，按照相位累加原理合成任意波形。
此方案得到的波形稳定，精度高，产生波形频率范围大，容易产生高频。
本实验在设计的模块中，包含以下功能：（1）通过freq信号输入需要的频率的值；
（2）通过wave_sel信号选择所需的波形；
（3）通过amp_adj信号选择波形放大的倍数。
在该设计中，包含3个模块：频率控制器，根据输入的频率值输出步进值step_val。
相位累加器，根据步进值step_val控制对应地址的变化。
波形放大器，对rom输出的数据进行放大。
可以用SignalTap逻辑分析。
可以用ModelSim仿真。
全部打包在文件中。
工程适用版本为QuartusII13.0，不可低于该版本。
原理：采用DDS技术，将所需生成的波形写入ROM中，按照相位累加原理合成任意波形。
此方案得到的波形稳定，精度高，产生波形频率范围大，容易产生高频。
本实验在设计的模块中，包含以下功能：（1）通过freq信号输入需要的频率的值；
（2）通过wave_sel信号选择所需的波形；
（3）通过amp_adj信号选择波形放大的倍数。
在该设计中，包含3个模块：频率控制器，根据输入的频率值输出步进值step_val。
相位累加器，根据步进值step_val控制对应地址的变化。
波形放大器，对rom输出的数据进行放大。
10.14MB
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这是一个用verilog硬件描述语言写的FPGA上的别踩白块儿游戏，工程建立在altera的quartusii上，提供了一种比较好的编程思路，可以根据该程序的思想写出更多的游戏作品。
2024/6/21 15:27:11
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在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
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