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二级分类:
DSP单相逆变器光伏并网程序
本装置采用单相桥式DC-AC逆变电路结构,以TI公司的浮点数字信号控制器TMS320F28335DSP为控制电路核心,采用规则采样法和DSP片内ePWM模块功能实现SPWM波。
最大功率点跟踪(MPPT)采用了恒压跟踪法(CVT法)来实现,并用软件锁相环进行系统的同频、同相控制,控制灵活简单。
采用DSP片内12位A/D对各模拟信号进行采集检测,简化了系统设计和成本。
本装置具有良好的数字显示功能,采用CPLD自行设计驱动的4.3’’彩色液晶TFTLCD非常直观地完成了输出信号波形、频谱特性的在线实时显示,以及输入电压、电流、功率,输出电压、电流、功率,效率,频率,相位差,失真度参数的正确显示。
本装置具有开机自检、输入电压欠压及输出过流保护,在过流、欠压故障排除后能自动恢复。
2023/12/21 22:06:16
1.19MB
光伏并网
1
XilinxISE9.xFPGA/CPLD设计指南光盘资料完整版
完整的《XilinxISE9.xFPGA/CPLD设计指南》开发资料,若不能下载请留言
2023/12/7 11:42:43
7.88MB
Xilinx
ISE
9.x
FPGA/CPLD
1
EPM240T100C5核心板cpld最小系统protel硬件原理图+PCB文件.rar
EPM240T100C5核心板cpld最小系统protel硬件原理图+PCB文件,采用2层板设计,板子大小为132x82mm,双面布局布线,CPLD芯片选用MAX2的EPM240T100C5,USB转串口芯片CH340G,MICROUSB接口,供电可以直接用安卓手机充电线接PC机。
Protel99se设计的DDB后缀项目工程文件,包括完整无措的原理图及PCB印制板图,可用Protel或AltiumDesigner(AD)软件打开或修改,已经制板并在实际项目中使用,可作为你产品设计的参考。
2023/11/29 8:09:12
116KB
EPM240T100C5
EPM240T100C5核心板
cpld最小系统
protel硬件原理图PCB
1
相位计c51程序.txt
相位计c51程序.基于过零检测法原理,以单片机87c51和可编程逻辑器件CPLD为核心,从数据采集电路、数据运算控制电路和显示电路等功能电路出发,实现了一个低频数字式相位测量仪系统
2023/11/27 23:13:19
4KB
c51
1
CPLD结构与工作原理
CPLD由五个主要部分:逻辑阵列块、宏单元、扩展乘积项、可编程连线阵列和I/O控制块。
2023/11/12 14:24:54
140KB
CPLD
宏单元
乘积项
1
XilinxISE9.xFPGA_CPLD设计指南(源码).7z
XilinxISE9.xFPGA_CPLD设计(光盘上的源码).7z
2023/10/23 15:35:39
3.12MB
XilinxISE9.xFP
1
EPM240最小系统串口开发板硬件设计protel99se原理图PCBBOM文件+Verilog串口通信逻辑工程源码.zip
EPM240最小系统串口开发板硬件设计protel99se原理图PCBBOM文件+Verilog串口通信逻辑工程源码,可用Protel或AltiumDesigner(AD)软件打开或修改,已经制板使用,可作为你产品设计的参考。
产品简介:1、 CPLD开发板实验板,支持EPM240,集成USB转UART芯片CH340G2、 串口输出控制模块,支持64路TTL电平输出3、 串口输出输入控制模块,支持32路TTL电平输入及32路TTL电平输出4、 串口控制模块硬件不变,64路输入输出应用功能定制产品特性:(1) 支持USB接口供电及排针供电,有选择跳线(2) USB转串口接口
2023/10/17 23:33:37
850KB
EPM240
原理图PCBBOM
Verilog串口通信逻辑工程源
EPM240最小系统串口开发板
1
光纤实验(数字光纤通信线路编译码CPLD仿真实验)
数字光纤通信线路编译码CPLD仿真实验:熟悉m序列NRZ码、任意序列码产生原理以及光纤线路CMI编译码原理。
2.初步熟练Altera公司MaxplusII仿真平台的使用。
3.进一步熟悉数字电路设计技巧。
4.基本掌握如何进行CPLD的电路设计与仿真。
5.深入理解光纤线路编译码在光纤通信系统中的实际运用方法。
2023/10/9 6:58:11
1.82MB
光纤实验课件
1
VerilogHDl语言实现CPLD-EPC240与电脑的串口通讯QUARTUS逻辑工程源码.zip
VerilogHDl语言实现CPLD-EPC240与电脑的串口通讯QUARTUS逻辑工程源码,本模块的功能是验证实现和PC机进行基本的串口通信的功能。
需要在//PC机上安装一个串口调试工具来验证程序的功能。
//程序实现了一个收发一帧10个bit(即无奇偶校验位)的串口控//制器,10个bit是1位起始位,8个数据位,1个结束//位。
串口的波特律由程序中定义的div_par参数决定,更改该参数可以实//现相应的波特率。
程序当前设定的div_par的值是0x145,对应的波特率是//9600。
用一个8倍波特率的时钟将发送或接受每一位bit的周期时间//划分为8个时隙以使通信同步.
2023/10/1 12:04:21
436KB
VerilogHDl
串口通讯QUARTUS
逻辑工程源码
FPGA
1
RS232接口的FPGA程序设计(VHDL)
在FPGA/CPLD内实现RS232接口的发送和接收程序,使用VHDL语言描述。
2023/9/24 14:42:50
225KB
RS232
VHDL
1
共 62 条记录
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钉钉无人值守自动打卡脚本 永不迟到的神器 安卓和苹果教程
New!
在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
15KB
钉钉
钉钉打卡
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