内容简介本书通过介绍如何从麦克斯韦方程利用一系列简化假设直接得到集总电路抽象,在电气工程和物理间建立了清晰的联系。
本书中始终使用抽象的概念,以统一在模拟和数字设计中所进行的工程简化。
本书更为强调数字领域。
但我们对数字系统的处理却强调其模拟方面。
从开关、电源、电阻器和MOSFET开始,介绍KCL、KVL应用等内容。
本书表明,数字特性和模拟特性可通过关注元件特性的不同区域而获得。
作者简介AnantAgarwal是麻省理工学院(MIT)电气工程与计算机科学系(EECS)教授,1988年成为教师。
讲授的课程包括电路与电子学,VLSI,数字逻辑与计算机结构。
1999—2003年任计算机科学实验室(LCS)副主任。
Agarwal教授获斯坦福大学电气工程博士和硕士学位,印度IITMadras大学电气工程学士学位。
Agarwal教授领导的研究小组于1992年开发了Sparcle多线程微处理器,于1994年开发了MITAlewife可扩展共享存储器微处理器。
他同时还领导着MIT的VirtualWires项目,并为VirtualMachineWorks公司的创始人。
该公司于1993年将VirtualWires的逻辑仿真技术应用于市场。
目前Agarwal教授在MIT领导Raw项目。
该项目旨在开发新型可重配置的计算芯片。
他带领其团队开发了世界上最大的麦克风阵列LOUD,可以在噪音中定位、跟踪并放大语音,因此于2004年被授予吉尼斯世界记录。
他还与他人共同创建了Engim公司。
该公司开发多通道无线混合信号芯片集。
Agarwal教授还于2001年获得MauriceWilkes计算机结构奖,于1991年获得PresidentialYoungInvestigator奖。
JeffreyH.Lang是麻省理工学院(MIT)电气工程与计算机科学系(EECS)教授,1980年成为教师。
他分别于1975年、1977年和1980年在MIT的EECS获得学士、硕士和博士学位。
他在1991年至2003年期间任MIT电磁与电子系统实验室(LEES)副主任,在1991年至1994年任SensorsandActuators杂志副主编。
Lang教授的研究与教学兴趣在于分析、设计与控制机电系统,尤其关注电机、微传感器和驱动器以及柔性结构等方面。
他在MIT讲授电路与电子学课程。
他撰写过超过170篇论文并在机电、电力电子和应用控制等方面拥有10项专利。
他还获得过4次IEEE协会的最佳论文奖。
Lang教授是IEEE的Fellow,同时是原Hertz基会会的Fellow。
2023/7/31 9:11:57 8.1MB 电子电路
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数字信号对载波振幅的调制称为振幅键控即ASK。
在现代电子系统及设备中,尤其是通讯设备中,ASK应用十分广泛。
在本方案中,针对ASK信号的特点,提出了基于FPGA的ASK调制器的一种设计实现方法。
通过本次设计,掌握FPGA/CPLD设计方法和流程,了解ASK调制及解调数字设计原理,设计出可实际应用的ASK调制及解调数字FPGA软核。
并对设计好的ASK调制及解调电路进行逻辑功能仿真。
2023/6/3 6:53:06 3.13MB 基于fpga的
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本书从用户的角度全面阐述了VerilogHDL语言的重要细节和基本设计方法,并详细引见了Verilog2001版的主要改进部分。
本书重点关注如何应用Verilog语言进行数字电路和系统的设计和验证,而不仅仅讲解语法。
全书从基本概念讲起,并逐渐过渡到编程语言接口以及逻辑综合等高级主题。
书中的内容全部符合VerilogHDLIEEE1364-2001标准。
2023/3/19 0:53:08 13.46MB FPGA Verilog
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本书采用流行的数学法,从计算机组成和设计向下至更精细的层次,详细展示了如何用Verilog和VHDL构建MIPS微处理器。
本书为学生提供了一个很好的机会,使他们可以在现代FPGA上进行大型的数字设计,既能增长学生的专业知识,又能启发学生运用所学知识去解决实际问题。
书中通过大量示例来协助读者加深对关键概念和技术的理解和记忆。
2016/6/25 22:07:18 30.98MB 计算机体系 数字设计 组成原理
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VERILOG_HDL_高等数字设计第2版,MichaelD.Ciletti著,李广军/林水生/阎波等译影印版,非常清晰
2016/3/27 9:11:01 232.51MB Verilog HDL VHDL Verilog
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包括流水线,用一个移位寄存器和一个加法器就能完成乘以3的操作。
但是乘以15时就需要3个移位寄存器和3个加法器(当然乘以15可以用移位相减的方式)。
有时候数字电路在一个周期内并不能够完成多个变量同时相加的操作。
所以数字设计中,最保险的加法操作是同一时辰只对2个数据进行加法运算,最差设计是同一时辰对4个及以上的数据进行加法运算。
如果设计中有同时对4个数据进行加法运算的操作设计,那么此部分设计就会有危险,可能导致时序不满足。
2020/11/15 19:45:05 80KB verilog 乘法器 数字集成
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡