基于EP4CE6F17C8芯片,ROM中加载了《纸短情长》的部份音乐
2023/4/7 5:18:53 4.42MB Verilog
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基于Verilog的7960实现。
次要实现曼彻斯特的编解码。
采用的倍频采样的方法。
2023/3/15 22:11:13 686KB 7960 hdlc verilog倍频 倍频_verilog
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设计一个完好的DDS波形发生器模块,可实现频率、相位可调,三种波形。
(1)模式控制:正弦波/三角波/矩形波(2)频率控制:直接设置频率值(3)ROM表地址长度2^8=256、数据位宽10位(4)分辨率优于1Hz
2015/7/4 8:14:34 668KB Verilo DDS
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设计一检测电路,搜索帧同步码。
要求在搜捕态能够正确地从数据流中提取帧同步码,在达到一定设计要求时进入稳定同步态。
同时,要求帧同步检测电路具有一定的抗干扰能力,在稳定同步态发现帧失步次数超过设计要求时,系统要进入搜捕形态。
2022/12/18 21:28:52 70KB TS流检测 VERILOG
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这是一份基于Verilog的交通灯设计工程文件,已经在QUARTUSII8.0(32-BIT)上测试通过,而关于十字路口交通灯控制系统的工作原理的材料建议自行到网上找一找。
2016/11/15 17:43:42 988KB Verilog 交通灯设计 EDA课程设计 QUARTUS
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基于verilog的交通讯号灯控制,CLK:为同步时钟;
EN:使能信号,为1的话,则控制器开始工作;
LAMPA:控制A方向四盏灯的亮灭;
其中,LAMPA0~LAMPA3,分别控制A方向的左拐灯、绿灯、黄灯和红灯;
LAMPB:控制B方向四盏灯的亮灭;
其中,LAMPB0~LAMPB3,分别控制B方向的左拐灯、绿灯、黄灯和红灯;
ACOUNT:用于A方向灯的时间显示,8位,可驱动两个数码管;
BCOUNT:用于B方向灯的时间显示,8位,可驱动两个数码管。
*/
2021/3/25 1:30:01 23KB FPGA
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该代码是基于basys2的开发板,可以直接下载运转,其他开发板只需修改管脚即可使用。
2020/7/15 18:06:23 3.43MB FPG 交通
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支持一小时负数倒数计时,具有蜂鸣器秒响功能,暂停开始功能等
2020/8/16 19:08:24 787KB FPGE verilog
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基于verilog的串口通讯实现,串口通讯简介和原理讲解。
2015/6/17 18:21:35 137KB FPGA UART
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基于verilog的交通灯程序,课程设计的时分绝对可以用得到。
2021/5/17 21:32:51 24KB 基于verilog的交通灯程序
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡