该代码是基于Verilog对AD5664进行写数据,采用SPI总线方式对AD5664进行写数据。
文件包含完整的工程,以及仿真。
可直接使用。
2024/2/6 5:10:24 106KB 3总线 Verilog SPI AD5664
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积分梳状滤波器(CIC)设计verilog仿真功能实现
2024/2/5 21:45:04 2KB 积分 梳状 滤波器(CIC) 设计
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串行结构FIR滤波器的VerilogHDL代码,Vivado工程,含testbench与仿真,仿真结果优秀;
具体说明可参考本人博客。
CSDN博客搜索:FPGADesigner
2024/2/4 0:02:48 2.25MB Verilog FPGA Vivado FIR
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本系统采用Basys2板为控制主板,用ps2键盘控制打地鼠,VGA显示开机画面,地鼠的出现和等级,失败和胜利画面。
每个难度级别对应不同背景音乐,用蜂鸣器播放。
用数码管显示当前的分数、命数,并记录最高分。
可以直接下板使用。
2024/2/2 18:46:21 21.38MB FPG 打死鼠游
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如果你是肥大学子,在做verilog课程设计,不用再看了,这就是你需要的!此版本word内部的程序皆已经敲好了。
经过自己验证完全能用。
功能描述:此数字跑表由三个按键控制,按键功能如下:SW1:实现暂停、开始以及数据的保存SW2:实现清零SW3:实现已保存数据的显示
2024/2/2 12:10:33 35KB verilog 数字 跑表
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使用Verilog硬件描述语言编写的出租车计价器,编写环境为Quartusii9.0,硬件平台为CycloneEP1C6Q240C8.实现主要功能如下:-输入时钟为系统晶振50Mhz.-两个开关分别控制:开始/停止计费,出租车行进中/停止等待-一个开关控制所有数据的复位-两个开关组合控制显示4种数据:当前计价(单位:元,精确到角)/当前行进总距离(单位:千米,精确到10m)/当前等待时间(单位:分,精确到分)/起步价内行进距离(单位:千米,精确到10m,详见计费规则)-计费规则:起步价9元/3千米,超出起步价部分2.4元/千米,停车等待时间内1元/10分钟(不足10分钟不计费)。
注:在起步价9元范围内,可算作是3元/千米,此时停车等待产生的费用也按照1元/10分钟折算到起步价内;
即3元/千米的标准产生的行进费用与等待费用之和小于9元即视为起步价范围。
(eg.行进2千米,等待10分钟,总价为9元而非10元)作为Verilog硬件描述语言初学者的入门项目,主要内容包含分频器、计数器、计算与数码管显示模块的简单实现与应用,具有一定的参考价值。
2024/2/1 7:10:09 3.68MB Verilog 课程设计 quartus_ii
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这是一个NEXYS3上实现的万年历项目,项目是Verilog项目,下载该项目解压后直接下载到板子里就可以使用
2024/1/31 9:58:22 3.68MB FPGA万年历 NEXYS3 FPGA
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32位除法器设计Verilog代码.zip
2024/1/31 1:21:44 724B 除法器 Verilog 代码
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FPGA图像采集,采用veriloghdl硬件描述语言设计
2024/1/29 22:20:18 29KB FPGA 图像采集
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本资料详细描述了利用verilog开发OV7670,并将采集到的图像显示在TFT彩屏上的全部过程,代码详尽,适合本方向开发的工程师和学者。
2024/1/29 17:34:20 55KB OV7670 TFT FPGA Verilog
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡