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从Simulink模型自动生成VHDL代码——基于DSPBuilder的FPGA设计流程

介绍了基于Altera提供的DSPBuilder开发工具从Simulink模型自动生成VHDL代码的一种新的FPGA设计流程，并基于此流程实现了一个7阶FIR数字低通滤波器。

2023/10/12 8:54:53 145KB DSP Builder VHDL FPGA

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课设——基于VHDL的多功能电子钟(附报告及完整工程代码)

课设——基于VHDL的多功能电子钟(附报告及完整代码)

2023/10/10 23:05:16 8.96MB VHDL 电子钟 多功能

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二进制转换为BCD码的VHDL实现

可以将8位二进制码转换为BCD码（二进制表示为12位）

2023/10/8 8:14:31 764B 二进制 BCD码 VHDL

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Multisim-VHDL

Multisim中作VHDL仿真用Multisim中作VHDL仿真用

2023/10/6 0:52:51 5.35MB Multisim VHDL

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DDS线性调频信号发生器(FPGA,VHDL)

用VHDL编写的正弦波DDS线调频信号发生器(FPGA）。
其中，rom为1/4周期波形，波形起始、终止频率在K_con.vhd模块中的f1、f2常数。
步进不仅频率控制字在判断clk上升沿下一行所加的数值。
本程序通过QuartusII9.0调试通过

2023/9/30 2:16:24 319KB DDS FPGA VHDL 线性调频

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VHDL课程设计--数字秒表

EDA课程设计用，带程序源码，带仿真图等。

2023/9/28 0:38:02 531KB EDA；VHDL

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RS232接口的FPGA程序设计（VHDL）

在FPGA/CPLD内实现RS232接口的发送和接收程序，使用VHDL语言描述。

2023/9/24 14:42:50 225KB RS232 VHDL

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VerilogHDL和VHDL硬件语言的区别.txt

VerilogHDL学习

2023/9/24 0:03:06 3KB verilog

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基于VHDL的GPS设计

采用状态机完成GPS串口信息GPRMC数据的解析，输出并行的年、月、日、时、分、秒信息，可直接移植。

2023/9/22 12:32:04 6KB VHDL，GPS

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梁祝自动乐曲播放用VHDL的实现

利用VHDL和图文的模块共同设计的一个乐曲自动播放的功能，歌曲可以自己输入mif文件来替换

2023/9/21 3:39:32 1.31MB 乐曲播放

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钉钉无人值守自动打卡脚本永不迟到的神器安卓和苹果教程 New!

在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。

2024-04-09 15:03 15KB 钉钉 钉钉打卡

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