Verilog数字零碎设计教程,夏宇闻版,RISC-CPU代码
2017/4/13 4:03:11 3KB CPU code RISC HDL
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DMA仲裁模块的verilog代码,用于对通道优先级举行仲裁。
2018/1/9 4:51:31 20KB DMA arbiter verilog
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适用于将二进制数转换为十进制,A为十进制,B为二进制。
{A,B}每次左移一位,判断A的每四位能否>4,若大于四则+3,否则保持不变;
B为多少位二进制数则左移多少次。
最终A是B转换成十进制的数。
代码为32位二进制数转换为十进制数。
2019/7/2 12:56:05 13KB 二进制 十进制 Verilo
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eda简单的设计,本实例是一个16进制的计数器,合适入门者阅读!
2015/7/25 18:26:06 986KB 计数器
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实现了一个二阶锁相环,功能通过了调试,可以实现相位和频率的跟踪
2015/7/19 7:40:46 3KB 锁相环 verilog
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大量verilog代码,各个常用模块实现,从基础到进阶,合适学习verilog
2017/10/26 13:55:04 395KB verilog
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verilog实现OFDM基带开发工具:QuartusII15.0(64-bit)ModelsimSE-6410.2cFPGA型号:CycloneVSXSoC—5CSXFC6D6F31C6N硬件平台:SoCKit(CycloneV)+ARRADIO(AD9361)目录阐明matlab_sim:ofdm基带发送部分matlab仿真代码scripts:Modelsim功能仿真脚本文件sim:Modelsim功能仿真工作目录及输出结果source:ofdm基带发送部分Verilog代码及其功能仿真代码synthesis:QuartusII工程文件tb:ofdm基带发送部分功能仿真顶层文件Modelsim功能仿真ofdm基带发送部分切换modelsim路径至scripts目录下,执行dotx_msim.tcl
2022/9/7 3:17:40 32.27MB verilog ofdm 基带
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verilog实现的3-8译码器,开发环境vivado2016,运用modelsim仿真测试
2022/9/6 3:51:50 472KB verilog
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verilog实现的3-8译码器,开发环境vivado2016,运用modelsim仿真测试
2022/9/6 3:51:50 472KB verilog
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电梯程序的verilog实现经过quartus验证经过
2022/9/4 2:29:13 334KB verilog 代码 电梯
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡