matlab产生正弦波及.mif文件的程序生成正弦波rom表，输出为.mif格式，quartus可直接调用，有详细正文
2023/1/17 17:44:03
953B
1
QuartusII9.1破解器将其拷贝到QuartusII9.1安装目录：如D:\altera\91\quartus\bin下点击破解便可
2021/11/16 20:20:20
14KB
1
里面采用了菜单结构（这里编程需要一定得c语言编程技巧与数据结构知识），使得愈加友好，功能层次也更明显，便于操作。
其中还包括了LCD12864液晶的字符输入，光标闪烁，删除字符等功能这里我上传了整个工程源码（因为里面包括很多源码文件，我没法一一在这里贴出来），包括Quartus的verilog源码和c语言源码，你可能不能直接运行，需要修改一些配置路径，自己百度看看如何修改吧，有什么疑问也可以联系我但是里面的源码的思路特别是c语言部分完全可以借鉴的---------------------作者：biao2488890051来源：CSDN原文：https://blog.csdn.net/kangkanglhb88008/article/details/84073780版权声明：本文为博主原创文章，转载请附上博文链接！
其中还包括了LCD12864液晶的字符输入，光标闪烁，删除字符等功能这里我上传了整个工程源码（因为里面包括很多源码文件，我没法一一在这里贴出来），包括Quartus的verilog源码和c语言源码，你可能不能直接运行，需要修改一些配置路径，自己百度看看如何修改吧，有什么疑问也可以联系我但是里面的源码的思路特别是c语言部分完全可以借鉴的---------------------作者：biao2488890051来源：CSDN原文：https://blog.csdn.net/kangkanglhb88008/article/details/84073780版权声明：本文为博主原创文章，转载请附上博文链接！
2020/7/6 9:22:20
20.48MB
1
FPGA实现DDS正弦波、方波、三角波发生器Verilog程序（已经在Altera的CycloneIII的DE0板子上试验成功验证），所有代码均在此txt文档里面，只不过里面调用了三个rom查找表（地址宽度10bit，数据宽度10bit）只需要你本人加进去就行了（Quartus里面有这个模块）。
我的板子验证时能跑到16M，系统时钟最好选高一点，我选的是150M，呵呵
我的板子验证时能跑到16M，系统时钟最好选高一点，我选的是150M，呵呵
2016/10/14 13:56:30
15KB
1
1.输入按键开关设计为7个，密码位数要14位。
14位数字密码分成高7位（DH6….DH0）和低7位（DL6….DL0）两次输入,用数字逻辑按键开关预置，2.开锁输出信号out为1表示开锁，否则不开锁。
3.输出报警信号均为1有效，分为声报警Soundthealarm（扬声器）和lightalarm（发光管），4.14位数字密码分时操作，先预置高7位，然后再置入低7位，（顶层电路可参考图1）。
5.要求电路工作可靠，保密性强，开锁出错立即报警，（用声光两种方式同时报警）。
6.利用QuartusⅡ软件，混合设计方法进行设计、编译、并在FPGA芯片上实现。
7.14位密码自己设定。
比如：“10010010011100”。
本次设计采用本人学号后三位分别用BCD码+两位班号，其中一班是01，二班是10，三班是11四班是00作为设计密码。
14位数字密码分成高7位（DH6….DH0）和低7位（DL6….DL0）两次输入,用数字逻辑按键开关预置，2.开锁输出信号out为1表示开锁，否则不开锁。
3.输出报警信号均为1有效，分为声报警Soundthealarm（扬声器）和lightalarm（发光管），4.14位数字密码分时操作，先预置高7位，然后再置入低7位，（顶层电路可参考图1）。
5.要求电路工作可靠，保密性强，开锁出错立即报警，（用声光两种方式同时报警）。
6.利用QuartusⅡ软件，混合设计方法进行设计、编译、并在FPGA芯片上实现。
7.14位密码自己设定。
比如：“10010010011100”。
本次设计采用本人学号后三位分别用BCD码+两位班号，其中一班是01，二班是10，三班是11四班是00作为设计密码。
2019/11/18 17:13:42
380KB
1
以大规模可编程逻辑器件为载体，以硬件描述语言为系统逻辑描述为主要表达方式，以EDA开发软件为设计工具，通过有关的开发软件，自动完成用软件方式设计的电子系统到硬件系统的逻辑编译、逻辑画简、逻辑分割、逻辑综合及优化、逻辑规划布线、逻辑仿真，直至对于特定目标芯片的逻辑映射、编程下载等工作，最后形成集成电子系统或专用集成芯片的一门新技术。
2017/2/3 8:38:55
706KB
1
基于nrf24l01的无线接收verilogHDL程序（LCD1602显示），即下即用！(间接上传的quartus工程数据包。
2017/11/10 11:37:25
1.16MB
1
FPGA驱动DS18B20，温度数据用双口RAM缓存，通过以太网发送温度到PC，可用网络调试工具显示，Quartus工程；
具体说明可参考本人博客。
CSDN博客搜索：FPGADesigner
具体说明可参考本人博客。
CSDN博客搜索：FPGADesigner
2020/6/16 2:34:46
8.96MB
1
在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
15KB