内容名称:DDR3(AXI4接口)工程代码工程环境:XilinxVIVADO2018.3内容概要:使用XilinxVIVADO中的MIGIP核,设计了外部读写模块Verilog代码,并对读写模块进行封装,封装成一个类似BlockRAM/FIFO的黑盒子,以便在实际使用中直接调用外部接口。
本工程将核心参数(比如数据位宽、DDR突发长度、数据量大小等)设置成parameter,便于读者根据本身项目需求进行调整。
本工程经过FPGA上板实测,工程建立与代码实现的原理已在博客主页进行讲解,以便于读者理解。
适合人群:FPGA(VIVADO)使用者,掌握Verilog。
阅读建议:结合主页博客讲解进行阅读。
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