verilog编写的MIPS五级流水线，实现四十余条指令，使用512B的一级数据cache（高速缓存）。
附带测试程序与说明文档。

实验简介：手眼协调是一种眼睛和手一起工作执行一项任务的能力，反应计时器电路能够测量一个人在看见一种视觉刺激后，手的响应有多快。
实验要求：1.基本部分（1）电路有三个输入按键：clear，start和stop，使用一个LED作为视觉刺激指示灯，在七段数码管上显示相应的信息。
（2）当按下clear键时，电路回到初始状态，七段数码管给出一个初始显示，同时LED指示灯熄灭。
（3）当按下start键，七段数码管熄灭，固定间隔一段时间(时长不做规定，例如3s)之后，LED指示灯点亮，计时器开始计数。
计时器每1ms加1，它的值以XXX的格式显示在数码管上。
（4）被测试者看到LED指示灯点亮后，立即按下stop键，此时计时器暂停计数，数码管显示的就是被测试者的反应时间。
（5）如果不按下stop键，计时器达到999之后停止计数。
（6）如果LED指示灯点亮前，按下stop键，被视为犯规，数码管上应给出犯规指示。
2.提高部分(1)按下start键后，随机间隔一段时间(1~6s)之后，LED指示灯点亮；
(2)连续进行多次测试后，可查阅所有测试结果中的最短时间和最长时间；
(3)两个人比赛，显示获胜者的反应时间。

废话不说了，下面进入正题，学习FPGA经历了这么几个阶段：①、Verilog语言的学习，熟悉Verilog语言的各种语法。
②、FPGA的学习，熟悉QuartusII软件的各种功能，各种逻辑算法设计，接口模块(RS232,LCD,VGA,SPI,I2c等)的设计，时序分析，硬件优化等，自己开始设计简单的FPGA板子。
③、NiosII的学习，熟悉NiosII的开发流程，熟悉开发软件(SOPC,NiosIIIDE),了解NiosII的基本结构，设计NiosII开发板，编写NiosIIC语言程序，调试板子各模块功能。
先来说说第一个阶段，现在主要的硬件描述语言有VHDL，Verilog两种，在本科时老师一般教VHDL，不过现在Verilog用的人越来越多，其更容易上手(与C语言语法比较类似),也更灵活，现在的IC设计基本都用Verilog。
像systemC，systemVerilog之类的应该还在萌芽阶段，以后可能会有较大发展。
鉴于以上原因我选择了Verilog作为我学习的硬件描述语言。
其实有C语言的基础，学起Verilog的语言很简单，关键要有并行的概念，所有的module，assign，always都是并行的，这一点与软件语言有明显不同。
这里推荐几本评价比较好的学习Verilog的书籍：①、《verilog数字系统设计教程》，这本书对于入门是一本很好的书，通俗易懂，让人很快上手，它里面的例子也不错。
但本书对于资源优化方面的编程没有多少涉及到。
②、《设计与验证VerilogHDL》，这本书虽然比较薄，但是相当精辟，讲解的也很深入，很多概念看了这本书有种豁然开朗的感觉，呵呵。
学习Verilog其实不用看很多书，基本的语法部分大家都一样，关键是要自己会灵活应用，多做练习。
Verilog语言学了一段时间，感觉自己可以编点东西，希望自己编的程序在板子上运行看看结果，下面就介绍我学习的第二个阶段。
刚开始我拿了实验室一块CPLD的开发板做练习，熟悉QuartusII的各种功能，比如IP的调用，各种约束设置，时序分析，Logiclock设计方法等，不过做到后面发现CPLD的资源不太够(没有内嵌的RAM、不能用SignalTapII，LE太少等)，而实验室没有FPGA开发板，所以就萌生了自己做FPGA开发板的意图，刚好Cadence我也学的差不多了，就花了几天时间主要研究了FPGA配置电路的设计，在板子上做了Jtag和AS下载口，在做了几个用户按键和LED，其他的口全部引出作为IO口，电路比较简单，板子焊好后一调就通了(心里那个爽啊...)。
我选的FPGA是cycloneII系列的EP2C5，资源比以前的FPGA多了好几倍，还有PLL，内嵌的RAM，可以试试SignalTapII，用内嵌的逻辑分析仪测试引脚波形，对于FPGA的调试，逻辑分析仪是至关重要的。
利用这块板子我完成了项目中的几个主要功能：RS232通信，指令译码，配置DDS，AD数据高速缓存，电子开关状态设置等，在实践中学习起来真的比平时快很多，用到什么学什么动力更大。
这个时候我主要看的数据有这几本感觉比较好：①、《AlteraFPGA/CPLD设计（基础篇）》：讲解一些基本的FPGA设计技术，以及QuartusII中各个工具的用法（IP，RTL，SignalProbe，SignalTapII，TimingClosureFloorplan，chipEditor等），对于入门非常好。
②、《AlteraFPGA/CPLD设计（高级篇）》：讲解了一些高级工具的应用，LogicLock，时序约束很分析，设计优化，也讲述了一些硬件编程的思想，作为提高用。
③、《FPGA设计指南--器件，工具和流程》：这本书看了他的目录忍不住就买了，这本书讲述了FPGA设计的各个方面，虽然每个方面都是点到为止，但能让你有个整体的概念，了解FPGA的所有设计功能，了解FPGA开发的整个流程。

本代码是基于FPGA编写的，采用的开发语言是verilog语言，实现的是一个数字时钟：包括小时、分钟、秒，包括对数字时钟的时间调节等动能！

本书以实例讲解的方式对HDL语言的设计方法进行介绍。
全书共分9章，第1章至第3章主要介绍了VerilogHDL语言的基本概念、设计流程、语法及建模方式等内容；
第4章至第6章主要讨论如何合理地使用VerilogHDL语言描述高性能的可综合电路；
第7章和第8章重点介绍了如何编写测试激励以及Verilog的仿真原理；
第9章展望HDL语言的发展趋势。
本书配有一张光盘，光盘中收录了书中示例的工程文件、设计源文件及说明文件等。
另外为了配合读者进一步学习，光盘中还提供了Verilog1995和Verilog2001这两个版本的IEEE标准文献，读者可以从中查阅Verilog的语法细节。
本书围绕设计和验证两大主题展开讨论，内容丰富，实用性强，可作为高等院校通信工程、电子工程、计算机、微电子和半导体等相关专业的教材，也可作为硬件工程师和IC工程师的参考书。
[1-2]

Verilog-ALanguageReferenceManualAnalogExtensionstoVerilogHDL------Englishversion1.0

Verilog音乐编程音乐播放开关切换两首音乐遇见和飘雪两首歌曲txt文档内为Verilog代码

verilog编写的简单自动售货机，投入1元或者0.5元，当金额达到2.5元时进行出水，并找零。

在Verilog语言下用FPGA驱动DS18B20，带数码管显示，带LED报警，有报警值调整功能。
这个是本人调过的，原版调通代码没改的，绝对能跑通。
建议用QuatusII全编译后看一下RTL图就能理解程序是怎么工作的。

1.设计用于竞赛抢答的四人抢答器。
（1）有多路抢答，抢答台数为4；
（2）抢答开始后20秒倒计时，20秒倒计时后无人抢答显示超时，发出报警信号；
（3）能显示超前抢答台号并显示犯规警报。
2.系统复位后进入抢答状态，当有一路抢答按键按下，该路抢答信号将其余各路抢答信号封锁，同时铃声响起，直至该路按键松开，显示该路抢答台号。
3.用VerilogHDL语言设计符合上述功能要求的四人抢答器，并用层次化设计方法设计该电路。

在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。 另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。 为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。