本工程实现了利用FPGA采集图像，然后将采集的图像，经过处理，在同一屏幕上显示四幅图片，实现类似于视频监控的功能
2024/10/17 20:37:36
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MSP430F149的最小系统原理图，集成蓝牙4.0，信号采样，PCB为3*4的大小，可用作穿戴设备
2024/10/16 9:51:27
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硬件工程师手册目前最全版本（159页)小数分频一种将异步时钟域转换成同步时钟域的方法一种快速无毛刺的时钟倒换方法以太网时钟同步技术_时钟透传技术白皮书VHDL设计风格和实现FPGA设计流程指南FPGA设计规范codingstyleVerilog典型电路设计VerilogHDL华为入门教程Synplify工具使用指南(华为文档)HuaWeiVerilog约束FPGA技巧Xilinx静态时序分析与逻辑华为面经
2024/10/16 5:34:40
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改补丁解决中文PADSVX2.4layout封装向导在WIN10操作系统中,界面显示不全的问题,亲测可用
2024/10/15 14:28:42
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计数器实现的模制为24，clr为异步清零信号，当时钟上升沿到来或clr下降沿到来，clr=0时，计数器清零为0000_0000。
该计数器的计数过程为，当输出信号的低4位（即dout[3:0]）从0000计数到1001后（即十进制的0~9），高4位（即dout[3:4]）计数加1，当计数计到23时（即0010_0011），计数器又清零为0000_0000，然后重新开始计数。
该计数器的计数过程为，当输出信号的低4位（即dout[3:0]）从0000计数到1001后（即十进制的0~9），高4位（即dout[3:4]）计数加1，当计数计到23时（即0010_0011），计数器又清零为0000_0000，然后重新开始计数。
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