FPGA串口模块,原创作者为CrazyBingo,在《FPGA案例技巧与开发实例详解》中的串口模块基础上改造,加入串口缓冲区FIFO,无须关心使能信号。
已在Nexys4DDR开发板上验证,开发环境为Vivado2015.4
2024/6/5 17:34:28 21.17MB FPGA 串口 FIFO
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1、资料包含二阶环路设计简要说明,Matlab程序,Matlab程序模拟FPGA工作方式,对各变量进行了量化处理2、资料包含使用Vivado2015.4.2版本的工程文件,可直接运行查看仿真结果3、参考资料为杜勇老师的《锁相环技术原理及其FPGA实现》
2024/3/30 19:03:21 31.04MB 二阶锁相环 Matlab FPGA Vivado
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鄙人自行编写的DDR2的读写例程。
此工程使用Vivado2015.4在Nexys4DDR上实现。
2024/3/30 12:27:45 121KB MIG 嵌入式 Vivado Xilinx
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用于安装vivado2015.4版本的licence文件,可以永久使用。
官网申请的licence有期限,每次都要再申请。
使用方法见我的博客《手把手教你安装vivado2015.4开发环境》
2023/10/3 12:02:38 3.22MB vivado2015.4 license
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实测使勤勉夫到2037年5月,用户留意vivado授权到期的改换。
假如你也涌现以上差迟,请使用上面的授权文件。
2023/3/26 22:23:44 731B vivado2015.4
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针对Win8/Win8.1/Win10中,Vivado例化MIG核时报错退出的情况,笔者在此为大家提供一个DDR的模板工程。
此工程目标开发板是Nexys4DDR,并且已经包含相应的DDR2IP核。
各位可以根据实际使用需要更改参数或者例化DDR3、LPDDR2的IP核。
2023/2/12 18:16:15 64.88MB Xilinx Vivado DDR
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数字锁相环,用于使用红色火龙果锁定频率梳固件/软件允许使用此硬件来锁相频率梳。
更一般而言,它与硬件一起提供了一个数字控制盒,该数字控制盒可以支持双通道锁相环,包括输入rf信号的前端IQ检测。
因而,虽然此数字控制盒可用于锁相其他系统,但下面的讨论假定用户正在操作频率梳。
入门从“发布部分”()下载所需的文件:可以访问PythonGUI的完整源代码存储库;
b。
红火龙果的SD卡映像(red_pitaya_dpll_2017-05-31.zip)阅读并遵循“RedPitayaDPLL.pdf的说明和操作手册”文件。
软件版本所需的Python发行版是WinPython-64bit-3.7.2()。
FPGAVivado项目在Vivado2015.4中进行了编译,但是仅使用该软件就不需要安装Vivado。
附加信息可以从NIST数字控制箱的说明手册中获得更多信
2022/9/25 14:13:48 16.35MB Python
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡