计算机组成原理实验报告（5个常用实验报告）分别是：（1）算术逻辑运算实验（2）存储器实验（3）总线控制实验（4）数据总线实验一（5）数据总线实验二

单片机，特别是MCS-51系列，是电子工程领域广泛应用的微控制器。
MCS-51单片机的内部资源包括一个8位的CPU，4KB的掩膜ROM程序存储器，128字节的内部RAM数据存储器，2个16位的定时器/计数器，1个全双工异步串行口，5个中断源以及两级中断优先级控制器。
此外，还有时钟电路，这对于单片机的运行至关重要。
MCS-51的外部时钟可以通过XTAL1和XTAL2引脚接入外部振荡信号源。
指令周期是以机器周期为基本单位，机器周期由12个振荡周期组成，等于6个状态周期。
在MCS-51中，RAM有两个可寻址区域，分别是20H-2FH的16个单元和字节地址为8的倍数的特殊功能寄存器（SFR）。
参数传递在子程序中通常通过寄存器或片内RAM进行。
中断程序的返回通常使用RETI指令，而在返回主程序前需要恢复现场。
串行口工作方式1的一帧数据包含10位，波特率的设定公式取决于具体应用。
中断响应时间通常在3-8个周期之间，最短响应时间是在CPU查询中断标志的最后一个机器周期后立即执行LCALL指令，需要3个机器周期。
单片机的时钟产生有两种方式：内部和外部。
51单片机的存储器包括ROM和RAM。
在扩展外部存储器时，P0口作为数据和地址总线的低8位，而P3.3口的第二功能是INT1。
中断矢量地址如外部中断0为0003H，外部中断1为0013H。
MCS-51的I/O端口有三种操作模式：读端口数据，读端口引脚和输出。
地址译码方法包括部分地址译码、全地址译码和线选法。
直接寻址可以访问SFR、内部数据存储器低128字节以及位地址空间。
P0口可以作为真正的双向数据总线口或通用I/O口，但作为后者时是准双向口。
在定时/计数器的工作方式中，只有T0能工作于方式三，用于生成波特率。
串行通信的一帧数据包括起始位、数据位、奇偶校验位和停止位。
波特率表示每秒传输二进制位的数量。
中断响应时间是从PC指针到转向中断服务程序入口地址所需的机器周期数。
定时器T0和T1在工作方式1下为16位计数器，范围0-65535。
MCS-51的堆栈是向上生长的，SP始终指向栈顶。
入栈操作是先SP加1再压入数据，而出栈则先弹出数据再SP减1。
MCS51单片机的内部资源包括并行I/O口、定时器/计数器、串行接口和中断系统。
它有8种寻址方式，包括寄存器、直接、立即、寄存器间接、相对、页面、变址和位寻址。
变址寻址是基于16位的程序计数器PC或数据指针DPTR作为基址寄存器，结合8位的累加器A作为变址寄存器。
MCS-51单片机具有111条指令，按长度分为单字节、双字节和三字节指令，并按执行所需的机器周期数进一步分类。
这些指令构成了MCS-51强大的处理能力，使其能够在各种嵌入式系统中发挥关键作用。
理解和掌握这些知识点对于单片机的学习和期末考试至关重要。

stm32f4驱动w5300固件库例程接口使用8/16位数据总线以太网

设计一个通用寄存器组，满足以下要求：①通用寄存器组中有4个16位的寄存器。
②当复位信号reset=0时，将通用寄存器组中的4个寄存器清零。
③通用寄存器组中有1个写入端口，当DRWr=1时，在时钟clk的上升沿将数据总线上的数据写入DR[1..0]指定的寄存器。
④通用寄存器组中有两个读出端口，由控制信IDC控制，分别对应算术逻辑单元的A口和B口。
IDC=0选择目的操作数；
IDC=1选择源操作数。
⑤设计要求层次设计。
底层的设计实体有3个：通用寄存器组数据输入模块包括4个16位寄存器，具有复位功能和允许写功能；
一个4选1多路开关，负责选择寄存器的读出。
一个2路数据分配器实现数据双端口输出，顶层设计构成一个完整的通用寄存器组。

1.3寸OLED带字库（）1概述GT20L16S1Y是一款内含15X16点阵的汉字库芯片，支持GB2312国标简体汉字（含有国家信标委合法授权）、ASCII字符。
排列格式为竖置横排。
用户通过字符内码，利用本手册提供的方法计算出该字符点阵在芯片中的地址，可从该地址连续读出字符点阵信息。
1.1芯片特点●数据总线：SPI串行总线接口●点阵排列方式：字节竖置横排●时钟频率：30MHz(max.)@3.3V●工作电压：2.2V~3.6V●电流：工作电流：8mA待机电流：8uA●封装：SOT23-6●尺寸SOT23-6：2.9mmX1.6mmx1.10mm●工作温度：-20℃~70℃

针对现有印刷过程中，由于相对码误差检测方式存在误差累积而容易产生的错花、跑花现象，而绝对码检测又存在着干扰因素较多，控制复杂的问题，提出了一种根据套色关系来进行自主设定的自由码误差检测方法。
基于数字双光眼色标传感器原理，以CAN总线作为印刷单元各部分之间通讯的数据总线，解决了相对码检测存在的误差累积等一系列问题，具有简单实用容易实现，适应各种具有套印关系的多套色壁纸印刷的优点。

设计8088最小系统要求：1、用8088CPU,配置8284时钟芯片，提供CLK、READY、RESET信号。
8284芯片及周围器件参数见教材。
2、用3片74LS373做地址总线分离器，分离出20根地址线A0~A193、用1片74LS245做双向数据总线驱动器。
4、配置32KROM(27C256),用作BIOS存储器5、配置2*32KRAM（62256）为系统内存储器 6、配置标准I/O接口，总线包括：D0~D7、A0~A2、WR、RD、CS。
7、注意ALE、DT/R 、DEN控制线的用法8、3片存储器的片选可用3-8译码器的输出Y0、Y1、Y2控制，Y4可接I/O的片选.9、IO/M，WR、RD、可通过逻辑或门得到两组独立的读写线，分别控制内存和I/O的读写操作10、注意MN/MX引脚的处理，CPU其他未用的引脚可以不画11、按工程制图标注电路中各芯片的型号、引脚功能和引脚号，不可用总线或简化画法。

0.96寸OLED带字库（）1概述GT20L16S1Y是一款内含15X16点阵的汉字库芯片，支持GB2312国标简体汉字（含有国家信标委合法授权）、ASCII字符。
排列格式为竖置横排。
用户通过字符内码，利用本手册提供的方法计算出该字符点阵在芯片中的地址，可从该地址连续读出字符点阵信息。
1.1芯片特点●数据总线：SPI串行总线接口●点阵排列方式：字节竖置横排●时钟频率：30MHz(max.)@3.3V●工作电压：2.2V~3.6V●电流：工作电流：8mA待机电流：8uA●封装：SOT23-6●尺寸SOT23-6：2.9mmX1.6mmx1.10mm●工作温度：-20℃~70℃

基于QuartusII的FPGA/CPLD方案作者:李洪伟袁斯华第1章可编程器件及EDA货物概述1.1可编程器件及其特色1.1.1CPLD1.1.2FPGA1.2EDA本领翰介及开拓软件1.2.1EDA本领1.2.2开拓软件1.3小结第2章QuartusII软件简介2.1QuartusII概述2.2方案软件2.3QuartusII体系特色总览2.4QuartusII体系配置配备枚举与装置2.5QuartusII集成货物及其底子成果2.6小结第3章QuartusII方案指南3.1QuartusII软件的使用概述3.2建树QuartusII工程3.3多种方案输入方式3.3.1文本编纂——ALDL、VHDL，VerilogHDL3.3.2图形方案输入3.4建树文本编纂文件3.5方案综合3.6引脚调配3.7仿真验证3.8时序阐发3.8.1时序阐发底子参数3.8.2指按时序申请3.8.3实现时序阐发3.8.4查验时序阐发下场3.9编程以及配置配备枚举3.10SignalTapII逻辑阐发仪的使用3.10.1在方案中建树SignalTapII逻辑阐发仪3.10.2行使MegaWizardPlug—InManager建树SignalTapII逻辑阐发仪3.10.3SignalT印II逻辑阐发仪的器件编程3.10.4查验SignalTapII采样数据3.11实例一个带清零以及计数使能成果的模可变计数器方案第4章硬件描摹语言(HDL)简介4.1HDL阻滞4.2多少种具备代表性的HDL语言4.2.1VHDL4.2.2VerilogHDL4.2.3Superlog4.2.4SystemC4.3种种HDL语言的体系结谈判方案方式4.3.1SystemC4.3.2Supeflog4.3.3Verilog以及VHDL在各方面的比力4.4目前可取的可行策略以及方式4.5未来阻滞以及本领倾向4.6国内阻滞的策略遴选4.7特色4.8VHDL方案流程4.9小结第5章VHDL法度圭表标准的底子结构5.1实体5.2结构体及其子结构描摹5.2.1结构体5.2.2VHDL子结构描摹5.3库与包群集及配置配备枚举5.3.1库(Library)5.3.2包群集(Package)5.3.3配置配备枚举(Configuration)5.4小结第6章用QuartusII方案罕用电路6.1组合逻辑电路方案6.1.1用VHDL描摹的译码器6.1.2用VHDL描摹的编码器6.1.3乘法器6.2时序逻辑电路方案6.2.1D触发器(DFF)6.2.2寄存器以及锁存器6.2.3分频器6.3存储器方案6.3.1ROM只读存储器6.3.2随机存储器RAM6.3.3FIFO6.4有限外形机6.4.1有限外形机的描摹6.4.2外形机的使用方案举例——空调抑制体系有限外形6.5基于QuartusII的其余方案示例6.5.1双向数据总线——行使三态门结构6.5.2锁相环路(PLL)6.6小结第7章基于QuartusII的数字电路体系方案7.1实例一按键去发抖方案7.2实例二单片机以及FPGA接口逻辑方案7.3实例三交通抑制灯7.3.1方案申请7.3.2方案阐发7.3.3方案模块7.4实例四数字秒表的方案7.4.1方案申请(秒表的成果描摹)7.4.2模块成果松散7.4.3方案实现、仿真波形以及阐发7.4.4秒表展现模块7.5实例五闹钟体系的方案7.5.1闹钟体系的方案申请及方案思绪1.5.2闹钟体系的译码器的方案7.5.3闹钟体系的移位寄存器的方案7.5.4闹钟体系的闹钟寄存器以及功夫计数器的方案7.5.5闹钟体系的展现驱动器的方案7.5.6闹钟体系的分频器的方案7.5.7闹钟体系的部份组装7.6实例六数字密码锁方案7.6.1方案申请7.6.2输入、输入端口描摹7.6.3模块松散7.6.4方案VHDL源法度圭表标准7.7实例七数字出租车计费器方案7.7.1方案阐发7.7.2顶层方案7.7.3成果子模块方案7.8实例八IIC总线通讯接口7.8.1方案阐发7.8.2VHDL方案源法度圭表标准7.8.3时序仿真下场及阐发第8章MC8051单片机方案8.1MC8051单片电机路方案概述8.1.1首要方案特色8.1.28051总体结谈判方案文件阐发8.1.3各个模块阐发8.2MC8051法度圭表标准包8.3MC8051内核的方案8.4按时计数器模块8.5串口模块8.6抑制模块8.7算术逻辑模块8.8小结附录

为普及蜗杆丈量精度，方案了新的丈量机测头数据收集电路。
基于FPGA并付与自顶向下方案方式以及VerilogHDL编程本领，方案了收集电路的逻辑抑制模块。
基于AD977方案了三通道模数转换电路，每一通道由自力的模数转换器及其前端信号调解电路组成。
FPGA与前端模数转换电路以及后端数据总线之间均方案了电平转换电路。
对于所方案电路在丈量机上举行了综合噪声实际测试，下场评释所收集数据的样本尺度差均低于0.5μm，抵达了预期目的。

在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。 另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。 为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。