用Verilog实现的简单自动自动售货机，数字逻辑课程设计实验。

数字逻辑课程设计VHDL多功能数字钟这个数字钟是我根据我老师的设计自己改编的，内部结构变化挺大的，功能也比较全。
1、具有以二十四小时制计时、显示、整点报时、时间设置和闹钟的功能。
2、设计精度要求为1秒。
（一）计时：正常工作状态下，每日按24h计时制计时并显示，蜂鸣器无声，逢整点报时。
（二）校时：在计时显示状态下，k=1，进入“小时”校准状态，之后按下“k=1”则进入“分”校准状态，继续按下“k=1”则进入“调秒”状态，第三次按下“k键”又恢复到正常计时显示状态。
（1）“小时”校准状态：在“小时”校准状态下，显示“小时”的数码管闪烁，并以1HZ的频率递增计数。
（2）“分”校准状态：在“分”校准状态下，显示“分”的数码管闪烁，并以1HZ的频率递增计数。
（3）“秒”校准状态：在“调秒”状态下，显示“秒”的数码管闪烁，并以1HZ的频率递增计数。
（三）整点报时：蜂鸣器在“59”分钟的第“51”、“53”、“55”、“57”秒发频率为512HZ的低音，在“59”分钟的第“59”秒发频率为1024HZ的高音，结束时为整点。
（四）显示：要求采用扫描显示方式驱动6个LED数码管显示小时、分、秒。
（五）闹钟：闹钟定时时间到，蜂鸣器发出周期为1秒的“滴”、“滴”声，持续时间为60秒；
闹钟定时显示。
（六）闹钟定时设置：在闹钟定时显示状态下，按下“k=1”,进入闹钟的“时”设置状态，之后按下“k=1”进入闹钟的“分”设置状态，继续按下“k=1”，又恢复到闹钟定时显示状态。
（1）闹钟“小时”设置状态：在闹钟“小时”设置状态下，显示“小时”的数码管闪烁，并以1HZ的频率递增计数。
（2）闹钟“分”设置状态：在闹钟“分”设置状态下，显示“分”的数码管闪烁，并以1HZ的频率递增计数。

设计要求包括：1.用1～5个开关模拟5个病房的呼叫输入信号，1号优先级最高；
1～5优先级依次降低；
2.用一个数码管显示呼叫信号的号码；
没有呼叫信号时显示0；
有多个信号呼叫时，显示优先级最高的呼叫号，并发出5秒的呼叫声（用一个闪烁的指示灯模拟），其它呼叫用指示灯显示；
当护士接受到信号，按下复位键时显示管被清零。

数字逻辑课程设计，做的是出租车计价器，已验收完成的，在实验板上完全正确。
根据路程显示价钱。

此压缩包为数字逻辑课程设计的《数字钟》的设计。
里面包括详细的报告设计过程和详细的电路图，以及每一步的详细参数，对要进行《数字钟》设计的很有帮助！

用VHDL编写的三个程序：简易频率计电子钟显示药片瓶装系统附代码和调试日志。
验收通过

.设计一个能在0～60分钟内定时的定时器2．定时开始工作红指示灯亮，结束时绿指示灯亮3．可以随意以分为单位，在60分范围内设定定时时间4．随着定时的开始，显示器显示时间，如定时10分，定时开始后显示器依次是0-1-2-3-4-5-6-7-8-10进行即时显示5．定时结束时，手动清零

数字逻辑课程设计——数字锁，用VHDL语言描述，在Quartus软件中运行成功，有详细的代码及仿真图

安徽工程大学数字逻辑课程设计数字显示电子钟三，2020年原创。
设计和要求：设计一个能显示分、时并有闹钟的数字电子钟逻辑电路，要求如下：(1)由石英多谐振荡器和分频器产生1/60Hz标准分脉冲。
(2)计时电路为“分电路”和“时电路”，“闹铃电路”只设计“时电路”。
(3)“分电路”为00—59的六十进制计数、译码、显示电路。
(4)“时电路”为00—23的二十四进制计数、译码、显示电路。
(5)计时时间和闹铃时间均可校正，校正时钟为单次脉冲。
设定的闹钟时间到达时，电路有持续30秒的有间断的声响提示，声响频率约为1000Hz。
内含课程设计报告及仿真文件

数字逻辑课程设计之四路抢答器的DSN源文件，包括抢答电路，计分电路，倒计时电路，抢答犯规电路，复位电路，注释清晰清晰明了

在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。 另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。 为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。