非常好的实例,建议对zedboard感兴味者一定试验下。
一个完整的vivado(blockdesign)、SDK(C、download)、HLS(IP)设计实例,使用了Xilinx的IP、第三方IP、用户HLS设计的IP等,进行软硬件协同设计,软、硬件运行时间效果对比(这一点可以体现硬件甚至FPGA的速度优势)等。
内含个人的简要程序分析。
2023/3/16 21:47:24 18.88MB vivado zedboard 入门实例
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基于ZYNQlinuxCAN通讯开辟。
vivado端的PS-PL配置,sdk端例程
2023/3/14 19:51:35 3.91MB zynq can
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HLS语言在vivado中详细的使用教程,从预备工作、新建工程、添加资源、C代码验证及仿真、对算法进行综合、RTL仿真、封装为IP
2023/3/3 16:16:38 1.08MB HLS
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这是一个详细描述如何使用vivado的使用手册,希望能协助到各位朋友!
2023/2/18 1:15:32 2.27MB 详细文档
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针对Win8/Win8.1/Win10中,Vivado例化MIG核时报错退出的情况,笔者在此为大家提供一个DDR的模板工程。
此工程目标开发板是Nexys4DDR,并且已经包含相应的DDR2IP核。
各位可以根据实际使用需要更改参数或者例化DDR3、LPDDR2的IP核。
2023/2/12 18:16:15 64.88MB Xilinx Vivado DDR
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开发板是DigilentNexys_Video开发板,程序的基础是误点原子为其FPGA产品提供的驱动程序,由于板子硬件的不同,做了一些改动,使之能在Nexys_Video上运行。
HDMI驱动用的是Digilent提供的IP核vivado版本2018.1
2023/2/12 10:40:03 45.58MB NEXYS_VIDEO FPGA
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文档详细讲述了Vivado工程的建立,以及常用的技巧,非常合适初学者
2023/2/5 15:27:44 5.01MB vivado 中文 教程 初学者
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AX7103(黑金)Verilog教程,详细的各个例程阐明,包括PCIE接口技术等,可以用来学习Vivado和Verilog,作为基础文档,非常有用。
2023/1/27 12:02:12 10.54MB Vivado FPGA Verilog 例程
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2017年最新vivado的license,测试可用,拿去没有谢~
2021/8/4 19:01:07 48KB vivado license
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转载,用作共同窗习,vivado时序分析,菜鸟工程师入门级别可进入。
2022/12/26 0:28:14 3.3MB vivado
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡