完成了FPGA的倒计时器的开发,内含分频模块,主控模块,倒计时模块以及显示输出模块。
2023/6/6 15:10:25 2.03MB 倒计时器 FPGA
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这是一个基于VGA显示和PS2键盘,用FPGA控制的贪吃蛇游戏,共设置9关,每关吃21个苹果过关。
可按下P(Pause)暂停,暂停过程可以选关,按下G(GO_ON)继续游戏。
全程记录分数以及关级。
撞墙活撞身体则死!结束后按下空格键继续回到初始状态,否则按下其他键无效
2023/6/6 15:47:39 1.4MB verilog FPGA VGA 贪吃蛇
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FPGA架构设计人员需要对FPGA开发本身足够熟悉外,对FPGA的优劣势、等都要心中有数。
接下来就是对FPGA的架构流程、注意点有足够的知识和经验。
本文就对FPGA架构设计进行系统讲解。
分享给大家,做FPGA必读。
2023/6/5 20:15:43 69KB 架构设计 FPGA 流水线
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描述了CSA加法器的原理,主要用于FPGA硬件加速,有很好的效果。
2023/6/4 23:07:51 19KB CSA
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VHDL语言编程与FPGA设计--PDF清晰版(好)。
很不错的教材。
2023/6/4 1:16:11 18.04MB VHDL语言编程 FPGA设计
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Alteracyclone5系列FPGA的datasheet和handbook,FPGA开发的参考资料。
2023/6/3 20:35:40 9.78MB Altera Cyclone5 FPGA datasheet
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数字信号对载波振幅的调制称为振幅键控即ASK。
在现代电子系统及设备中,尤其是通讯设备中,ASK应用十分广泛。
在本方案中,针对ASK信号的特点,提出了基于FPGA的ASK调制器的一种设计实现方法。
通过本次设计,掌握FPGA/CPLD设计方法和流程,了解ASK调制及解调数字设计原理,设计出可实际应用的ASK调制及解调数字FPGA软核。
并对设计好的ASK调制及解调电路进行逻辑功能仿真。
2023/6/3 6:53:06 3.13MB 基于fpga的
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1.文本程序输入(VerilogHDL)2.功能仿真(ModelSim,查看逻辑功能是否正确,要写一个TestBench)3.综合(SynplifyPro,程序综合成网表)4.布局布线(QuartusII,根据我选定的FPGA器件型号,将网表布到器件中,并估算出相应的时延)5.时序仿真(ModelSim,根据时延做进一步仿真)
2023/6/2 22:36:01 275KB FPGA 串口
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基于FPGA的幅度可调信号发生器,Verilog语言设计,载波和调制波均可按键控制,频率可控,即AM信号发生器
2023/6/2 8:34:46 275KB FPGA 幅度可调
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除法器:32处以16位,fpga可综合,verilog代码
2023/6/2 8:52:15 22KB 除法器
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡