单周期的整个项目,在电脑上安装vivado即可添加项目,我个人使用的是15版的。
另外需要看波形图的,点击仿真,调理相关参数即可
2020/6/4 7:18:17 655KB CP verilog single computer
1
FPGA实现DDS正弦波、方波、三角波发生器Verilog程序(已经在Altera的CycloneIII的DE0板子上试验成功验证),所有代码均在此txt文档里面,只不过里面调用了三个rom查找表(地址宽度10bit,数据宽度10bit)只需要你本人加进去就行了(Quartus里面有这个模块)。
我的板子验证时能跑到16M,系统时钟最好选高一点,我选的是150M,呵呵
2016/10/14 13:56:30 15KB FPGA DDS
1
基于Xilinxvivado工具开发。
运转平台:DigilentBasys3开发板,运转tcl文件即可完成工程的综合、布线、bit生成。
2021/9/10 12:31:29 1.48MB FPGA Verilog 示波器
1
使用QuarterII软件进行verilog言语编写的代码,里面有完整的代码以及器件的链接
2020/7/14 17:04:21 6.78MB FPGA 频率计
1
使用QuarterII软件进行verilog言语编写的代码,里面有完整的代码以及器件的链接
2020/9/1 8:36:02 6.78MB FPGA 频率计
1
基于DVB-S2X标准的物理层加扰Verilog程序,扰码接纳Golden序列(双m序列组合构成),含testbench,开发环境为vivado2017.4
2021/3/6 15:04:32 4.65MB Verilog srcambling DVB 加扰
1
`defineBT1120_1080P_30HZ`defineBT1120_720P_60HZ`defineBT1120_720P_50HZ`defineBT1120_720P_30HZ`defineBT1120_720P_25HZ自带ColorBar留意define。
2017/8/2 10:18:07 5KB BT1120 Encoder 编码器 Verilog
1
文档+源码合集《基于FPGA的嵌入式图像处理系统设计》和《基于FPGA的数字图像处理原理及应用》材料本材料包括《基于FPGA的嵌入式图像处理系统设计》和《基于FPGA的数字图像处理原理及应用》。
其中,原理及应用这本书偏重工程应用,详细易懂,有verilog源码好上手。
现在把PDF和源码找好了,非常非常全面实用的实战案例,基于FPGA!
2017/6/15 9:49:08 179.58MB FPGA 图像处理
1
基于FPGA硬件Verilog言语的开平方根算法实现
2021/3/19 5:25:18 2KB FPGA、FPGA
1
UDP协议在fpga上的实现,verilog代码共有11部分,分为:•arp_rcv.v•arp_send.v•IP_recv.v•IP_send.v•udp_rcv.v•udp_send.v•mac_cache.v•recv_buffer.v•send_buffer.v•toplevel.v•DE2_NET.v
2015/5/23 20:02:13 17KB fpga verilog UDP 以太网通信
1
共 890 条记录 首页 上一页 下一页 尾页
在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡