基于FPGA-VERILOG言语的DS18B20温度检测,电脑串口可控制:开关数码管、开关温度转换、设置温度报警范围、开关温度报警、上传当前测量的温度值(转换前与转换后),另外不用串口控制也可以用六位数码管直接显示当前温度值
2015/3/22 2:03:21 16.05MB FPGA Verilog DS18B20 uart
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里面采用了菜单结构(这里编程需要一定得c语言编程技巧与数据结构知识),使得愈加友好,功能层次也更明显,便于操作。
其中还包括了LCD12864液晶的字符输入,光标闪烁,删除字符等功能这里我上传了整个工程源码(因为里面包括很多源码文件,我没法一一在这里贴出来),包括Quartus的verilog源码和c语言源码,你可能不能直接运行,需要修改一些配置路径,自己百度看看如何修改吧,有什么疑问也可以联系我但是里面的源码的思路特别是c语言部分完全可以借鉴的---------------------作者:biao2488890051来源:CSDN原文:https://blog.csdn.net/kangkanglhb88008/article/details/84073780版权声明:本文为博主原创文章,转载请附上博文链接!
2020/7/6 9:22:20 20.48MB FPGA nios LCD12864 UART C语言菜单
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RISC_V多周期CPU设计,里面包含基于最新提出的RISC_V指令集设计的多周期CPU,使用Verilog语言,代码正文详细,提供官方给出的测试样例,RV32I基本整数指令四十多条指令都有实现,波形仿真通过。
2018/9/6 6:24:35 60KB RISC_V 多周期CPU Verilog
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单周期的整个项目,在电脑上安装vivado即可添加项目,我个人使用的是15版的。
另外需要看波形图的,点击仿真,调理相关参数即可
2020/6/4 7:18:17 655KB CP verilog single computer
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单周期的整个项目,在电脑上安装vivado即可添加项目,我个人使用的是15版的。
另外需要看波形图的,点击仿真,调理相关参数即可
2020/6/4 7:18:17 655KB CP verilog single computer
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FPGA实现DDS正弦波、方波、三角波发生器Verilog程序(已经在Altera的CycloneIII的DE0板子上试验成功验证),所有代码均在此txt文档里面,只不过里面调用了三个rom查找表(地址宽度10bit,数据宽度10bit)只需要你本人加进去就行了(Quartus里面有这个模块)。
我的板子验证时能跑到16M,系统时钟最好选高一点,我选的是150M,呵呵
2016/10/14 13:56:30 15KB FPGA DDS
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基于Xilinxvivado工具开发。
运转平台:DigilentBasys3开发板,运转tcl文件即可完成工程的综合、布线、bit生成。
2021/9/10 12:31:29 1.48MB FPGA Verilog 示波器
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使用QuarterII软件进行verilog言语编写的代码,里面有完整的代码以及器件的链接
2020/7/14 17:04:21 6.78MB FPGA 频率计
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使用QuarterII软件进行verilog言语编写的代码,里面有完整的代码以及器件的链接
2020/9/1 8:36:02 6.78MB FPGA 频率计
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基于DVB-S2X标准的物理层加扰Verilog程序,扰码接纳Golden序列(双m序列组合构成),含testbench,开发环境为vivado2017.4
2021/3/6 15:04:32 4.65MB Verilog srcambling DVB 加扰
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡