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Verilog自顶向下60进制计数（FPGA)

使用Verilog自顶向下设计60进制计数器（例子为1Hz，可修正频率），并用数码管动态显示，已在Basys2开发板验证通过。

2018/10/7 7:28:39 226KB Verilog 自顶向下 60进制计数 数码管显示

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除法器的Verilog实现

包含有符号除法器以及无符号除法器的Verilog源码，同时带有tb文件用于仿真测试，在Vivado和Modelsim上验证经过

2021/11/1 20:21:38 3KB 除法器 Verilog

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SOCVerilog源文件

基于MIPS指令集的32位五级流水线的CPU设计与Verilog实现。
该CPU可以实现28条基本指令。
基于SMIC0.25μm工艺库，使用DesignCompile与NCVerilog对设计分别进行逻辑综合和后仿，根据面积、时序等信息对设计进行了优化。
最初，为该CPU添加了共享总线，以及UART与GPIO接口，实现了一个简单的SoC，并编写了测试代码，在Modelsim上完成了功能仿真和时序仿真。

2015/4/3 17:36:36 63KB SOC代码

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基于fpga的ppm位同步verilog代码

基于fpga的ppm位同步verilog代码采用锁相环同步分为4部分，明晰明了，高频时钟为8倍频

2020/6/10 12:04:19 3KB fpga ppm 位同步 verilog

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基于verilog语言和vivado实现的ad9613数字采集工程

工程中包含有源代码、约束。
运转平台时vivado2014。
基于verilog语言和vivado实现的ad9613数字采集工程。

2020/2/14 13:42:53 776KB FPGA vivado verilo ADC

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基于FPGA的pcf8591的AD采样程序（verilog）

用verilog编写的基于PCF8591的AD采样程序，曾经编译通过，并包含数码管显示模块（0~3.3V），以及将采集到的8位数据通过串口传输的功能

2018/3/24 1:03:01 4.15MB FPGA verilog PCF8591 IIC

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可编程CIC内插滤波器

CIC内插滤波器的verilog法式，可以改变内插的倍数。

2019/3/13 11:25:31 3KB verilog

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LTC1864_16bits_ADC驱动法式

LTC1864_16bits_ADC驱动法式，FPGA，Verilog

2017/4/8 9:49:56 4KB fpga verilog

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MSK调制程序用VERILOG写的

做毕业设计的时分写的MSK调制器的VERILOG程序

2020/2/23 22:25:54 1.99MB MSK verilog

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贪吃蛇源码（verilog）

用verilog编写的在VGA上运转的贪吃蛇游戏

2019/2/2 15:39:17 5.37MB FPGA verilog

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钉钉无人值守自动打卡脚本永不迟到的神器安卓和苹果教程 New!

在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。

2024-04-09 15:03 15KB 钉钉 钉钉打卡

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