输入数据data为8bit并行数据流，基本结构为数据帧，帧长为10字节，帧同步字为H“FF”。
系统工作开始后，要连续3次确认帧同步字进入锁定形态后才输出帧同步标志。
在锁定形态时，如连续出现3次错误的帧同步字，则帧同步标志输出无效，系统重新进入搜索形态；
否则继续输出有效的帧同步标志。
过滤掉虚假的帧同步字（数据载荷中随机的H“FF”）。
系统工作开始后，要连续3次确认帧同步字进入锁定形态后才输出帧同步标志。
在锁定形态时，如连续出现3次错误的帧同步字，则帧同步标志输出无效，系统重新进入搜索形态；
否则继续输出有效的帧同步标志。
过滤掉虚假的帧同步字（数据载荷中随机的H“FF”）。
2022/12/18 21:21:36
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verilog语言是FPGA开发的流行语言，该语言使用简单，是FPGA学习者的利器。
该文档详细的引见了verilog的思想及其编程基础和应用技巧，对学生或开发人员都是很有用处的
该文档详细的引见了verilog的思想及其编程基础和应用技巧，对学生或开发人员都是很有用处的
2021/5/26 4:04:24
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该工程包含数据缓存D_Cache和指令缓存I_Cache的Verilog代码和仿真文件，Cache的详细技术参数包含在.v文件的注释中。
直接相连16KBD_CacheCache写策略：写回法+写分配(二路)组相连16KBI_CacheCache替换策略: LRUI_Cache的工作就是在cpu需要指令时将指令从主存中搬进I_Cache，再传给CPU，而D_Cache在处理数据读外，还要注意数据写入的问题。
本工程可以与arm.v中的arm核协同工作，主存使用dram_ctrl_sim。
直接相连16KBD_CacheCache写策略：写回法+写分配(二路)组相连16KBI_CacheCache替换策略: LRUI_Cache的工作就是在cpu需要指令时将指令从主存中搬进I_Cache，再传给CPU，而D_Cache在处理数据读外，还要注意数据写入的问题。
本工程可以与arm.v中的arm核协同工作，主存使用dram_ctrl_sim。
2020/6/4 8:19:18
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曼彻斯特编码技术用电压的变化表示“0”和“1”。
规定在每个码元两头发生跳变。
高→低的跳变表示“0”，低→高的跳变表示为“1”，也就是用“01”表示“0”，用“10”表示“1”。
每个码元两头都要发生跳变，接收端可将此变化提取出来作为同步信号，使接收端的时钟与发送设备的时钟保持一致。
规定在每个码元两头发生跳变。
高→低的跳变表示“0”，低→高的跳变表示为“1”，也就是用“01”表示“0”，用“10”表示“1”。
每个码元两头都要发生跳变，接收端可将此变化提取出来作为同步信号，使接收端的时钟与发送设备的时钟保持一致。
2022/11/14 16:39:41
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下载后放在notepad++的安装目录\\plugins\APIs下，重启软件即可运用verilog的自动完成功能
2021/7/18 2:36:41
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在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
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