流水线有符号除法器FPGA实现,可直接仿真,内附除法器原理及激励文件
2024/5/26 22:03:27 6MB verilog 除法器
1
通过Verilog实现了RS232串口通信功能,包括串口的接收和发送,并给出了详细的注释,易于代码的理解,只需针对自己的实际情况稍加修改便可直接使用。
实际上板验证可用
2024/5/21 20:53:12 2KB FPGA Verilog UART 串口通信
1
本实验要求设计一个简易的频率计,实现对标准的方波信号进行频率测量,并把测量的结果送到8位的数码管显示,所要求测量范围是1Hz~99999999Hz。
整个设计的基本原理就是对1秒钟之内输入的方波进行计数,把所得数据保存在计数器里,经过译码器处理之后,然后送往数码管显示。
这里采用的方案是在采样时钟的上升沿开始计数,然后在下一个上升沿把计数器里的数据送往数码管,并且把计数器清零,让其重新计数。
整个方案的实现主要分为四个模块:时钟分频(clk_div)模块、计数器模块(counter)、译码器模块(seg8)、扫描输出(saomiao)模块。
2024/5/14 10:38:37 621KB fpga实现的频率计
1
数字调制解调技术的MATLAB与FPGA实现,绝对好资料。
所有程序均可完美运行
2024/5/5 4:23:24 46.33MB 数字调制解调
1
基于RGMII的以太网MAC的FPGA实现代码,整个工程采用VerilogHDL实现,包括测试用例以及功能验证TestBench
2024/4/30 2:07:17 22.85MB RGMII 以太网 MAC FPGA
1
PID算法的FPGA实现的quartus工程
2024/4/24 20:41:35 16.21MB PID FPGA Quartus
1
描述了视频图像中利用灰度信号的直方图增强技术在FPGA中的实现
2024/4/16 1:39:24 171KB 视频图像 FPGA实现
1
2,1,7卷积码的viterbi译码算法的FPGA实现,内容详细,而且附带源代码.rar
2024/4/13 12:54:29 1.59MB 卷积码
1
数字调制解调技术在数字通信中占有非常重要的地位,数字通信技术与FPGA的结合是现代通信系统发展的一个必然趋势。
文中介绍了QPSK调制解调的原理,并基于FPGA实现QPSK调制解调电路。
MAX+PLUSII环境下的仿真结果表明了该设计的正确性。
2024/3/31 19:13:45 176KB FPGA QPSK 调制解调电路 vhdl
1
1、资料包含二阶环路设计简要说明,Matlab程序,Matlab程序模拟FPGA工作方式,对各变量进行了量化处理2、资料包含使用Vivado2015.4.2版本的工程文件,可直接运行查看仿真结果3、参考资料为杜勇老师的《锁相环技术原理及其FPGA实现》
2024/3/30 19:03:21 31.04MB 二阶锁相环 Matlab FPGA Vivado
1
共 180 条记录 首页 上一页 下一页 尾页
在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡