对几种常用的图像缩放算法进行了比较，在权衡了算法复杂度、缩放效果和ＦＰＧＡ逻辑资源等３大因素后，选择了双线性插值算法来实现图像缩放。
重点介绍了双线性插值算法和该方法的ＦＰＧＡ硬件实现方法，包括图像数据缓冲单元、插值系数生成单元以及插值计算单元等。
应用结果表明，双线性插值算法及其硬件实现模块达到了预期的效果。
重点介绍了双线性插值算法和该方法的ＦＰＧＡ硬件实现方法，包括图像数据缓冲单元、插值系数生成单元以及插值计算单元等。
应用结果表明，双线性插值算法及其硬件实现模块达到了预期的效果。
2024/7/4 1:20:26
1.22MB
1
数字滤波器的MATLAB与FPGA实现第2版VHDL版自制书签，含配套光盘的源文件
2024/6/3 18:16:44
157.06MB
1
通过Verilog实现了RS232串口通信功能，包括串口的接收和发送，并给出了详细的注释，易于代码的理解，只需针对自己的实际情况稍加修改便可直接使用。
实际上板验证可用
实际上板验证可用
2024/5/21 20:53:12
2KB
1
本实验要求设计一个简易的频率计，实现对标准的方波信号进行频率测量，并把测量的结果送到8位的数码管显示，所要求测量范围是1Hz~99999999Hz。
整个设计的基本原理就是对1秒钟之内输入的方波进行计数，把所得数据保存在计数器里，经过译码器处理之后，然后送往数码管显示。
这里采用的方案是在采样时钟的上升沿开始计数，然后在下一个上升沿把计数器里的数据送往数码管，并且把计数器清零，让其重新计数。
整个方案的实现主要分为四个模块：时钟分频(clk_div)模块、计数器模块(counter)、译码器模块(seg8)、扫描输出(saomiao)模块。
整个设计的基本原理就是对1秒钟之内输入的方波进行计数，把所得数据保存在计数器里，经过译码器处理之后，然后送往数码管显示。
这里采用的方案是在采样时钟的上升沿开始计数，然后在下一个上升沿把计数器里的数据送往数码管，并且把计数器清零，让其重新计数。
整个方案的实现主要分为四个模块：时钟分频(clk_div)模块、计数器模块(counter)、译码器模块(seg8)、扫描输出(saomiao)模块。
2024/5/14 10:38:37
621KB
1
基于RGMII的以太网MAC的FPGA实现代码，整个工程采用VerilogHDL实现，包括测试用例以及功能验证TestBench
2024/4/30 2:07:17
22.85MB
1
在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
15KB